特許
J-GLOBAL ID：200903071741058359
多重化された論理回路のエラーチェック方式
発明者：
,
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-153149
公開番号（公開出願番号）：特開平5-341003
出願日： 1992年06月12日
公開日（公表日）： 1993年12月24日
要約：
【要約】【構成】 各LSIの論理回路の内部状態を示す内部状態信号を対応するパリティ生成回路または選択回路に入力してパリティ生成回路または選択回路において複数の信号群に分け、パリティ生成回路の場合は、各信号群毎にパリティ信号を生成して一致回路に入力し、選択回路の場合は、同期して動作し同一内容の信号を出力する制御回路からの選択信号によって指定された信号群を選択結果信号として一致回路に入力し、一致回路において入力した信号の一致性を検出するように構成する。【効果】 多重化された論理回路の動作の一致を確認するために必要なLSIのピン数を少ない数で間に合うようにすることができ、従って、ピン数が制限されているLSIについても、多重化された論理回路の動作の一致を確認することが可能となる。
請求項（抜粋）：
複数のLSIのそれぞれに設けられ同期して同一の動作を行う論理回路と、前記複数のLSIのそれぞれに設けられ自己の所属する前記LSIの前記論理回路から出力する内部状態信号を入力して複数の信号群に分けて各信号群毎にパリティ信号を生成するパリティ生成回路と、前記複数のLSIのそれぞれの前記パリティ生成回路から出力するパリティ信号を入力してそれらが一致することを検出する一致回路とを備えることを特徴とするエラーチェック方式。
IPC (2件)：
G01R 31/28
, G06F 11/22 330
