特許
J-GLOBAL ID：200903071791359031
半導体デバイスの改良
発明者：
,
出願人/特許権者：
代理人 (1件)：
飯田 伸行
公報種別：公開公報
出願番号（国際出願番号）：特願平9-168083
公開番号（公開出願番号）：特開平10-070271
出願日： 1997年06月10日
公開日（公表日）： 1998年03月10日
要約：
【要約】【課題】 トレンチの側壁にVMOSゲートが配置されたトレンチをベースとするIGBTにおいて、デバイスのエッジにおける高い電界勾配の発生に起因して電圧ブレークダウン性能が最適値より低下することを防止する。【解決手段】 デバイスのアクティブ領域を取り囲む導電性領域がトレンチの底部の深さまで上記デバイスの基板中に延在する。この導電性領域は上記トレンチの上部にある領域の導電形とは反対の導電形を有する半導体物質である。これは電気的ブレークダウンに対して非常に改善された不感知性を提供する。
請求項（抜粋）：
当該半導体トレンチデバイスの第1の表面から延びる1つ又はそれ以上のトレンチを有するアクティブ領域と、該アクティブ領域を取り囲む導電性領域とを含み、前記トレンチと関連した少なくとも1つのp-n接合を横切る電流の流れが前記トレンチの側壁に配置されたゲート電極領域によって制御可能であり、前記導電性領域は前記トレンチの底部の深さまで実質的に延在し、かつ前記トレンチの直ぐ下側にある半導体領域の導電形と反対の導電形を有する半導体物質より構成されていることを特徴とする半導体トレンチデバイス。
FI (2件)：
H01L 29/78 652 P
, H01L 29/78 653 A
