特許
J-GLOBAL ID：200903071804551590
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-325122
公開番号（公開出願番号）：特開平6-174803
出願日： 1992年12月04日
公開日（公表日）： 1994年06月24日
要約：
【要約】 (修正有)【目的】論理回路等の内部機能ブロックに対する機能試験用のテストパターン数が増大しても、外部の試験装置におけるメモリ容量の制約を受けにくい半導体装置を提供する。【構成】機能試験用の制御信号を出力する制御回路3とクロックパルスを出力するクロックパルス発生回路4と、テストパターン発生回路5と、スキャンパス回路2と、スキャンデータ信号が全てスキャンパス回路2に読込まれた時点で、スキャンデータ読込み完了信号を制御回路3に出力するクロックパルス計数回路6と、スキャンアウト信号を入力して、期待値とスキャンアウト信号とを比較し、論理不一致が生じた場合に試験結果が不良と判定する比較判定回路7とを備える。
請求項（抜粋）：
ディジタル論理回路を内在し、スキャンパス方式による試験手段を具備する半導体装置において、外部より入力されるテストモード信号を介して、前記ディジタル論理回路の機能を試験するための制御信号を生成して出力する制御回路と、前記制御信号を受けてリセットされ、所定のクロックパルスを生成して出力するクロックパルス発生回路と、前記制御信号を受けてリセットされ、前記クロックパルスを動作用クロックパルスとして入力し、所定のテストパターンを生成して、スキャンデータ信号として出力するテストパターン発生回路と、データの読込み時においては、前記クロックパルスをスキャンクロック信号として入力し、当該スキャンクロック信号を介して前記スキャンデータ信号を順次読込むとともに、データの読出し時においては、当該スキャンクロック信号を介して読込まれていたスキャンデータ信号を順次読出して、スキャンアウト信号として出力するスキャンパス回路と、前記制御信号を受けてリセットされ、前記クロックパルスを計数用クロックパルスとして入力して計数し、前記スキャンデータ信号が全てスキャンパス回路に読込まれる時点に対応する計数値に到達した時点において、スキャンデータ読込み完了信号を前記制御回路に出力するクロックパルス計数回路と、前記制御信号を受けてリセットされ、前記スキャンデータ信号を前記スキャンパス回路の出力に対応する期待値として入力するとともに、当該スキャンパス回路に読込まれていたスキャンデータ信号が、順次読出されて出力される前記スキャンアウト信号を入力して、前記期待値と前記スキャンアウト信号とを比較照合し、論理不一致が生じた場合に試験結果が不良であるものとして判定出力する比較判定回路と、を試験手段として備え、前記ディジタル論理回路の機能テスト時においては、前記テストモード信号を介して、所定の内部機能ブロックの入出力を前記試験用手段との接続に切替えることを特徴とする半導体装置。
FI (2件)：
G01R 31/28 V
, G01R 31/28 G
