特許
J-GLOBAL ID：200903071849517660

マルチチップ用半導体チップの製造方法

発明者：
佐々木 圭一

佐々木 圭一 について

, 
田久 真也

田久 真也 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-224259
公開番号（公開出願番号）：特開2002-043252
出願日： 2000年07月25日
公開日（公表日）： 2002年02月08日
要約：
【要約】【課題】半導体素子が集積された半導体ウェハからマルチチップ用半導体装置を構成するマルチチップ用半導体チップを得る工程において、生産性の向上を図る。【解決手段】半導体素子が集積されると共に、マルチチップ半導体装置を構成するためのスループラグを有するマルチチップ用半導体チップが複数形成されている半導体ウェハ100の前記半導体素子が集積された面に固定基板33を接着し、前記半導体ウェハ100を固定基板33に固定する工程と、固定基板33に固定された状態で、半導体ウェハ100の前記半導体素子が集積されていない面を後退させる工程と、固定基板33に固定された状態で、後退した半導体ウェハ100の面にパッシベーション層35を形成する工程と、パッシベーション層34の一部領域を選択的に除去して前記スループラグ16を露出させる工程と含む。
請求項（抜粋）：
半導体素子が集積されると共に、スループラグが形成されたマルチチップ半導体装置に用いられるマルチチップ用半導体チップが複数形成されている半導体ウェハの前記半導体素子が集積された面に固定基板を接着し、前記半導体ウェハを該固定基板に固定する工程と、前記固定基板に固定された状態で、前記半導体ウェハの前記半導体素子が集積されていない面を後退させる工程と、前記固定基板に固定された状態で、後退した前記半導体ウェハの面にパッシベーション層を形成する工程と、前記パッシベーション層の一部領域を選択的に除去して前記スループラグを露出させる工程と含むことを特徴とするマルチチップ用半導体チップの製造方法。
IPC (3件)：
H01L 21/301 ,  H01L 21/312 ,  H01L 21/3205
FI (3件)：
H01L 21/312 B ,  H01L 21/78 Q ,  H01L 21/88 J
Fターム (16件)：
5F033MM30 ,  5F033QQ46 ,  5F033RR04 ,  5F033RR06 ,  5F033TT07 ,  5F033VV00 ,  5F033XX33 ,  5F058AA10 ,  5F058AC02 ,  5F058AC04 ,  5F058AE10 ,  5F058AF10 ,  5F058AG01 ,  5F058AG02 ,  5F058AH01 ,  5F058AH10
引用特許：
審査官引用 (3件)

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