特許

J-GLOBAL ID：200903071860883295

メモリアクセス制御回路

発明者： 土井長 輝夫 ,  犬山 聖二 ,  東野 安隆
出願人/特許権者： 富士通株式会社
代理人 (1件)： 小笠原 吉義 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-230031
公開番号（公開出願番号）：特開平5-067004
出願日： 1991年09月10日
公開日（公表日）： 1993年03月19日
要約：

【要約】【目的】アドレスバス15とデータバス16とが近接しているため,クロストークが発生することがあるメモリアクセス制御回路に関し,メモリアクセス時にアドレスとデータとの間でクロストークが発生した場合にも,正常動作を保証することを目的とする。【構成】データまたはアドレスの制御信号に基づいて,アドレスのホールドタイム保証信号を生成するホールドタイム保証信号生成回路11と,ホールドタイム保証信号によってリード時のデータを取り込むタイミングを遅らせる回路12とを設け,リード時のデータを取り込むタイミングを遅らせることにより,クロストークの影響による誤動作をなくす。

請求項（抜粋）：

アドレスバス(15)とデータバス(16)とが近接して平行に配線された配線パターンを持つメモリアクセス制御回路において,データまたはアドレスの制御信号に基づいて,アドレスのホールドタイム保証信号を生成するホールドタイム保証信号生成回路(11)と,ホールドタイム保証信号によってリード時のデータを取り込むタイミングを遅らせる回路(12)とを備えたことを特徴とするメモリアクセス制御回路。

IPC (2件)：

G06F 12/16 310 ,  G11C 11/401

引用特許：

審査官引用 (4件)

• 特開平3-099354
  
• 特開昭62-263733
  
• 特開平3-099354
  
• 特開昭62-263733