特許

J-GLOBAL ID：200903071895061859

半導体装置

発明者： 森 本 豊 太 ,  百 瀬 寿 代 ,  岩 井 洋
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-071701
公開番号（公開出願番号）：特開平5-275690
出願日： 1992年03月27日
公開日（公表日）： 1993年10月22日
要約：

【要約】【構成】 第1導電型の半導体基板1表面部におけるチャネル形成領域の一方の側に形成された上記第1導電型とは逆の第2導電型のドレイン領域6と、上記半導体基板表面部における上記チャネル形成領域の他方の側に形成された上記第2導電型のソース領域5と、上記チャネル形成領域上に形成され、ゲート絶縁膜厚Toxが2.5nm以下で且つゲート長Lが0.5μm以下のゲート電極部3,4とを備える。【効果】 ショートチャネル効果に対する耐性と素子スピード向上とを満足し素子の微細化を推進する。

請求項（抜粋）：

第1導電型の半導体基板表面部におけるチャネル形成領域の一方の側に形成された前記第1導電型とは逆の第2導電型のドレイン領域と、前記半導体基板表面部における前記チャネル形成領域の他方の側に形成された前記第2導電型のソース領域と、前記チャネル形成領域上に形成され、ゲート絶縁膜厚が2.5nm以下で且つゲート長が0.5μm以下のゲート電極部とを備えたMISFETを構成する半導体装置。

引用特許：

審査官引用 (3件)

• 特開平1-170044
  
• 特開平3-280465
  
• 特開平2-273934