特許
J-GLOBAL ID：200903071899667247
プロセッサ装置
発明者：
出願人/特許権者：
代理人 (1件)：
岩橋 文雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-177932
公開番号（公開出願番号）：特開2001-005663
出願日： 1999年06月24日
公開日（公表日）： 2001年01月12日
要約：
【要約】【課題】 プロセッサのメモリアクセスにおける各メモリに対する空間判定を高速に行なうことで、メモリアクセス命令の実行ステージ処理を高速化し動作速度を改善する。【解決手段】 メモリアドレスを使用してメモリマップに従った空間判定を行う回路と、メモリアドレスの一部のビットを使用して非常に高速に空間判定を行う回路と、判定結果の不一致を検出する回路とを備えて、不一致が検出されるアドレスに対するメモリアクセスの場合には1サイクル遅らせてアクセスの制御を行うことで、メモリアクセス命令の実行ステージに行われる処理に要する時間を短縮し動作周波数の向上を果たす。
請求項（抜粋）：
N(Nは1以上の自然数)ビットのメモリアドレスを算出し、前記メモリアドレスの値により接続された複数のメモリのうちの一つを選択し、選択された前記メモリに対して読み出しおよび書き込みアクセスを行うプロセッサ装置において、前記メモリアドレスのうちのMビット(MはM≦Nを満たす1以上の自然数)を入力して前記メモリのうちの一つを選択し、第1の空間判定結果として出力する第1の空間判定回路と、前記メモリアドレスのうちのLビット(LはL<Mを満たす1以上の自然数)を入力して前記メモリのうちの一つを選択し、第2の空間判定結果として出力する第2の空間判定回路と、前記第1の空間判定結果と前記第2の空間判定結果とを比較して不一致を検出し、空間不一致検出結果として出力する空間判定不一致検出回路と、前記第1の空間判定結果と前記第2の空間判定結果と前記空間不一致検出結果を入力して前記メモリに対する読み出しおよび書き込みアクセスを制御するメモリアクセス制御回路を備え、前記メモリアクセス制御回路においては、第1のサイクルにおいて前記空間判定不一致検出回路が前記第1の空間判定結果と前記第2の空間判定結果を比較して不一致を検出しなかった場合には、前記第2の空間判定結果に従って第2のサイクルにおいて前記メモリのいずれかに対して読み出しおよび書き込みアクセスを行うよう制御を行い、前記第1のサイクルにおいて前記空間判定不一致検出回路が前記第1の空間判定結果と前記第2の空間判定結果を比較して不一致を検出した場合には、前記第2のサイクルにおいては前記メモリに対する読み出しおよび書き込みアクセスを行わず、前記第1の空間判定結果に従って第3のサイクルにおいて前記メモリのいずれかに対して読み出しおよび書き込みアクセスを行うよう制御を行うことを特徴とするプロセッサ装置。
IPC (3件)：
G06F 9/38 310
, G06F 9/34 350
, G06F 12/06 515
G06F 9/38 310 B
, G06F 9/34 350 B
, G06F 12/06 515 H
5B013AA04
, 5B013AA06
, 5B033AA04
, 5B033AA13
, 5B033CA02
, 5B033DB02
, 5B033DB14
, 5B060AB14
, 5B060AC01
, 5B060AC11
, 5B060CA05
, 5B060CA06
, 5B060MM02
出願人引用 (5件)
全件表示
審査官引用 (5件)
全件表示
前のページに戻る
