特許

J-GLOBAL ID：200903071914652405

半導体集積回路装置の製造方法

発明者： 吉沢 規次
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平10-117970
公開番号（公開出願番号）：特開平11-312634
出願日： 1998年04月28日
公開日（公表日）： 1999年11月09日
要約：

【要約】【課題】 EB直描装置を用いたEB直描技術では、レジスト表面のチャージアップにより入射する電子線の軌道が曲げられ、描画位置精度が大きくる低下していた。【解決手段】 基体11上に形成された電子線に感光するレジスト膜12に電子線14を照射した後、該電子線14による露光部と未露光部における現像液に対する溶解速度の差を利用してレジストパターンを形成する工程を備えた半導体集積回路装置の製造方法において、レジスト膜12の表面と基体11との電位差をV、レジスト膜12の膜厚をd、レジスト膜12の表面に蓄積する表面電荷量をQ、レジスト膜12の比誘電率をε、電子線14の照射面積をSとして、V=(d・Q)/(ε・S)なる式で表される関係を用いて、Vが最小となる、d、Q、ε、Sを決定する工程を備えていることを特徴としている。

請求項（抜粋）：

基体上に形成された電子線に感光するレジスト膜に電子線を照射した後、該電子線による露光部と未露光部における現像液に対する溶解速度の差を利用してレジストパターンを形成する工程を備えた半導体集積回路装置の製造方法において、前記レジスト膜表面と前記基体との電位差をV、前記レジスト膜の膜厚をd、前記レジスト膜表面に蓄積する表面電荷量をQ、前記レジスト膜の比誘電率をε、前記電子線の照射面積をSとして、V=(d・Q)/(ε・S)なる式で表される関係を用いて、レジスト膜表面と基体との電位差Vが最小となる、レジスト膜の膜厚d、レジスト膜表面に蓄積する表面電荷量Q、レジスト膜の比誘電率ε、および電子線の照射面積Sを決定する工程を備えたことを特徴とする半導体集積回路装置の製造方法。

IPC (2件)：

H01L 21/027 ,  G03F 7/20 504

FI (2件)：

H01L 21/30 541 M ,  G03F 7/20 504