特許

J-GLOBAL ID：200903071917739692

絶縁ゲート型半導体装置及びその製造方法

発明者： 田川 幸雄
出願人/特許権者： 富士通株式会社
代理人 (1件)： 眞鍋 潔 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-357000
公開番号（公開出願番号）：特開2002-164535
出願日： 2000年11月24日
公開日（公表日）： 2002年06月07日
要約：

【要約】【課題】 絶縁ゲート型半導体装置及びその製造方法に関し、ダマシン法の採用に伴う寄生容量の増大を抑制する。【解決手段】 外側の第1のサイドウォール2と内側の第2のサイドウォール3からなり、第2のサイドウォールの対向する側壁が内側に膨らむ形状からなる二重のサイドウォールを備えるとともに、ゲート絶縁膜4が少なくとも第2のサイドウォール3の対向する側壁上にも延在し、対向する第2のサイドウォール3の間隙にゲート絶縁膜4を介してゲート電極5を設ける。

請求項（抜粋）：

外側の第1のサイドウォールと内側の第2のサイドウォールからなり、前記第2のサイドウォールの対向する側壁が内側に膨らむ形状からなる二重のサイドウォールを備えるとともに、ゲート絶縁膜が少なくとも前記第2のサイドウォールの対向する側壁上にも延在し、前記対向する第2のサイドウォールの間隙に前記ゲート絶縁膜を介してゲート電極を設けたことを特徴とする絶縁ゲート型半導体装置。

IPC (6件)：

H01L 29/78 ,  H01L 21/28 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/41 ,  H01L 21/336

FI (5件)：

H01L 21/28 Z ,  H01L 29/78 301 G ,  H01L 27/08 321 D ,  H01L 29/44 Z ,  H01L 29/78 301 P

Fターム (43件)：

4M104AA01 ,  4M104BB01 ,  4M104BB02 ,  4M104BB04 ,  4M104BB30 ,  4M104CC05 ,  4M104DD03 ,  4M104DD04 ,  4M104DD37 ,  4M104DD65 ,  4M104EE03 ,  4M104EE09 ,  4M104EE16 ,  4M104FF18 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH20 ,  5F040DA01 ,  5F040DA12 ,  5F040DB03 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC08 ,  5F040EC10 ,  5F040EC12 ,  5F040ED03 ,  5F040EK01 ,  5F040EL02 ,  5F040FA01 ,  5F040FA02 ,  5F040FA05 ,  5F040FB02 ,  5F040FC10 ,  5F040FC21 ,  5F048AC03 ,  5F048BA01 ,  5F048BB09 ,  5F048BG01 ,  5F048BG13 ,  5F048DA25