電子メモリ装置の製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：曾我道照 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-371725
公開番号（公開出願番号）：特開2000-332139
出願日： 1999年12月27日
公開日（公表日）： 2000年11月30日
要約：

【要約】【課題】仮想接地メモリセルのビット線等の注入領域が、低いドーパント濃度での注入によりサリサイド化されて形成され、これによりセルチャネル領域の長さ制御を改善することができる、減少したサイズのメモリセルを提供する。【解決手段】メモリセルのゲート領域(4)を形成して、複数の並列な開口(8)により分離された複数の連続ストリップを生成するステップと、ドーパントを注入して、前記並列な開口内に、第2の型の導電性を有するビット線(9)を形成するステップと、前記ゲート領域(4)の側壁にスペーサ(10)を形成するステップと、遷移金属の第1の層(11)を並列な開口(8)に蒸着させるステップと、前記遷移金属層(11)に熱処理を施して前記半導体基板と反応させて、前記ビット線上に珪素化合物層(12)を形成するステップとを備える。

請求項（抜粋）：

フローティング・ゲート・メモリセルの少なくとも1つのマトリックスを有する半導体に集積された仮想接地電子メモリ装置(1)を製造するための改良された方法であって、前記マトリックスが第1の型の導電性を有する半導体基板(2)に作り込まれ、且つ複数の連続ビット線(9)がその半導体基板(2)を横切って離散した並列ストリップとして延びており、さらに、複数のワード線がそのビット線(9)を横切る方向に延びている方法であり、且つ、前記メモリセルのゲート領域(4)を形成して、複数の並列な開口(8)により分離された複数の連続ストリップを生成するステップと、ドーパントを注入して、前記並列な開口内に、第2の型の導電性を有する前記ビット線(9)を形成するステップと、前記ゲート領域(4)の側壁にスペーサ(10)を形成するステップと、を備える方法において、遷移金属の第1の層(11)を並列な開口(8)に蒸着させるステップと、前記遷移金属層(11)に熱処理を施して前記半導体基板と反応させて、前記ビット線(9)上に珪素化合物層(12)を形成するステップと、を備えることを特徴とする方法。

IPC (5件)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , H01L 21/28 301 , H01L 27/115

FI (3件)：

H01L 29/78 371 , H01L 21/28 301 T , H01L 27/10 434

Fターム (19件)：

4M104AA01 , 4M104BB25 , 4M104CC01 , 4M104CC05 , 4M104DD02 , 4M104GG16 , 4M104HH20 , 5F001AA01 , 5F001AB04 , 5F001AB08 , 5F083EP02 , 5F083EP23 , 5F083GA02 , 5F083GA09 , 5F083JA35 , 5F083JA39 , 5F083JA53 , 5F083KA05 , 5F083KA16

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