入力レシーバ回路

発明者：
出願人/特許権者：
代理人 (1件)：若林忠 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-068592
公開番号（公開出願番号）：特開平11-266152
出願日： 1998年03月18日
公開日（公表日）： 1999年09月28日
要約：

【要約】【課題】入力の立ち上がりと立ち下がりの伝搬時間差を小さくしウィンドウ時間の規格に対するマージンを確保する。【解決手段】 NチャネルMOSトランジスタ13、14に並列にNチャネルMOSトランジスタ17、18を設け、PチャネルMOSトランジスタ15、16に並列にPチャネルMOSトランジスタ19、20を設ける。入力信号(VIN)をNチャネルMOSトランジスタ14のみでなく、PチャネルMOSトランジスタ20でも補助的に増幅することにより基準電圧(VREF)が最小の場合におけるゲインを確保するとともに基準電圧自体の増幅効果を抑える。

請求項（抜粋）：

ゲートに、活性化される場合にはハイレベルの電位となり非活性化される際にはグランド電位となる信号である活性化信号が入力され、ソースがグランド電位に接続されている第1のNチャネルMOSトランジスタと、ゲートに前記活性化信号が入力され、ソースがグランド電位に接続されている第2のNチャネルMOSトランジスタと、ゲートに基準電圧信号または入力信号の相補信号が入力され、ソースが前記第1のNチャネルMOSトランジスタのドレインに接続されている第3のNチャネルMOSトランジスタと、ゲートに前記入力信号が入力され、ソースが前記第2のNチャネルMOSトランジスタのドレインに接続されている第4のNチャネルMOSトランジスタと、ソースが前記第3のNチャネルMOSトランジスタのソースに接続され、ドレインが前記第3のNチャネルMOSトランジスタのドレインに接続された第5のNチャネルMOSトランジスタと、ソースが前記第4のNチャネルMOSトランジスタのソースに接続され、ドレインが前記第4のNチャネルMOSトランジスタのドレインに接続され、ゲートが前記第5のNチャネルMOSトランジスタのゲートに接続された第6のNチャネルMOSトランジスタと、ソースが電源電圧に接続され、ドレインが前記第3のNチャネルMOSトランジスタのドレインに接続され、ゲートがドレインと前記第5のNチャネルMOSトランジスタのゲートに共通して接続された第1のPチャネルMOSトランジスタと、ソースが前記電源電圧に接続され、ゲートが前記第1のPチャネルMOSトランジスタのゲートに接続され、ドレインが前記第4のNチャネルMOSトランジスタのドレインに接続され、ドレイン電圧を出力信号として出力する第2のPチャネルMOSトランジスタとから構成されている入力レシーバ回路。

IPC (4件)：

H03K 19/0185 , G11C 11/409 , G11C 11/407 , H03K 19/0175

FI (4件)：

H03K 19/00 101 D , G11C 11/34 354 P , G11C 11/34 362 S , H03K 19/00 101 K

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