特許
J-GLOBAL ID：200903071994133853
マルチプロセッシングシステム
発明者：
出願人/特許権者：
代理人 (1件)：
原 謙三
公報種別：公開公報
出願番号（国際出願番号）：特願平8-194973
公開番号（公開出願番号）：特開平10-039956
出願日： 1996年07月24日
公開日（公表日）： 1998年02月13日
要約：
【要約】【課題】 システムの稼働性を向上させる。【解決手段】 ゲートアレイ13から出力されるリセット信号をデコーダー18のゲートに入力させないようにする一方、電源検知IC17から出力される電源検知信号をデコーダー18のゲートに入力させるようにする。これにより、電源電圧の異常時に、電源検知信号がデコーダー18に入力された場合には、デコーダー18はDPRAM19のアドレスを指定することができないが、ローカルCPU11のリセット時にリセットスイッチ12が押圧された場合に、デコーダー18はDPRAM19のアドレスを指定することが可能となる。その結果、ローカルCPU11のリセット時に、マスタCPU1がDPRAM19にアクセスすることが可能となる。
請求項（抜粋）：
システムバスで接続されたマスタ処理部と少なくとも1つのローカル処理部とを備え、上記ローカル処理部は、上記システムバスを介して外部からのアクセスが可能なポートと該ローカル処理部の内部からのアクセスが可能なポートとを有するデュアルポートメモリと、リセットスイッチが押圧された時に第1リセット信号を出力する第1リセット信号出力部と、電源電圧の異常時に第2リセット信号を出力する第2リセット信号出力部とを備えているマルチプロセッシングシステムにおいて、第1リセット信号出力部から出力される第1リセット信号は、上記デュアルポートメモリを除くローカル処理部の各部へ入出されるようになっている一方、第2リセット信号出力部から出力される第2リセット信号は、上記デュアルポートメモリを含むローカル処理部の各部へ入出されるようになっていることを特徴とするマルチプロセッシングシステム。
IPC (2件)：
FI (2件)：
G06F 1/00 350 B
, G05B 15/02 H
