特許

J-GLOBAL ID：200903072001211710

集積回路

発明者： 中澤 一夫
出願人/特許権者： 新日本製鐵株式会社
代理人 (1件)： 半田 昌男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-110791
公開番号（公開出願番号）：特開平5-289953
出願日： 1992年04月03日
公開日（公表日）： 1993年11月05日
要約：

【要約】【目的】 集積回路のパッケージのピン数を減らして内蔵メモリのテスト工程を簡略化するとともに、パッケージを小型化する。【構成】 制御回路18は主にカウンタ(計数手段)18aとデコーダ(解読手段)18bからなり、これらの回路は、内蔵メモリのテストを行う集積回路の内部に他の回路とともに形成されている。テストが開始されると、制御回路18内部のカウンタ18aは、オールゼロの初期状態からこのクロックパルスが一つ入るたびに1ずつインクリメントされる。制御回路18内部のデコーダ18bはこの連続的にインクリメントされるカウンタ18aの出力を逐次デコードして、複数あるメモリのうちの1つを特定する出力セレクト信号、及びこの特定されたメモリのアドレス信号を出力する。

請求項（抜粋）：

複数の記憶手段を有し、前記複数の記憶手段に対してデータの入出力テストを行うことができる集積回路において、連続的に入力されるクロック信号を計数する計数手段と、該計数手段より出力される値を解読して前記複数の記憶手段のうちの1つを特定するセレクト信号及び該特定された記憶手段のアドレス信号を生成する解読手段とを備え、前記セレクト信号及び前記アドレス信号に基づいて前記複数の記憶手段に対してデータの入出力テストを行うことを特徴とする集積回路。

IPC (5件)：

G06F 12/16 330 ,  G01R 31/28 ,  G06F 11/22 350 ,  G11C 29/00 303 ,  H01L 21/66

引用特許：

審査官引用 (4件)

• 特開平2-122500
  
• 特開平1-187656
  
• 特開昭61-049253
  
• 特開平3-127151