半導体装置の製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：古溝聡 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-127514
公開番号（公開出願番号）：特開2001-308076
出願日： 2000年04月27日
公開日（公表日）： 2001年11月02日
要約：

【要約】【課題】工程数及び製造コストを増加させることなく、フォトリソグラフィ技術によって形成されたマスクパターンより微細なゲート電極を有する半導体装置の製造方法を提供する。【解決手段】半導体基板1上に絶縁膜2を形成し、絶縁膜2上に導電層3を形成する。導電層3上に有機材料層4を形成し、フォトリソグラフィ技術を用いて、有機材料層4上に、マスク寸法βの第1のマスクパターン5aを形成する。Cl<SB>2</SB>とO<SB>2</SB>との混合ガスを用いて、有機材料層4をエッチングすると共に、第1のマスクパターン5aをシュリンクさせ、マスク寸法γ(<β)の第2のマスクパターン5bを形成する。第2のマスクパターン5bをマスクとして、導電層3をエッチングし、第2のマスクパターン5bと有機材料層4とを除去する。これにより、マスク寸法βより寸法の小さいゲート電極6を得る。

請求項（抜粋）：

半導体基板上に、絶縁膜を形成する工程と、前記絶縁膜上に、導電層を形成する導電層形成工程と、前記導電層上に、有機材料層を形成する有機材料層形成工程と、前記有機材料層上に、フォトレジストから成るフォトレジストマスクパターンを形成するフォトレジストマスクパターン形成工程と、前記フォトレジストマスクパターンをシュリンクさせると共に、シュリンクしつつあるフォトレジストマスクパターンをマスクとして前記有機材料層をエッチングし、前記フォトレジストマスクパターンよりマスク寸法の小さいシュリンクマスクパターンを形成するシュリンクマスクパターン形成工程と、前記シュリンクマスクパターンをマスクとして、前記導電層をエッチングする導電層エッチング工程と、を備えることを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L 21/3065 , G03F 7/40 521 , H01L 21/28 , H01L 21/027 , H01L 21/3213 , H01L 29/78

FI (6件)：

G03F 7/40 521 , H01L 21/28 F , H01L 21/302 J , H01L 21/30 570 , H01L 21/88 D , H01L 29/78 301 G

Fターム (44件)：

2H096AA25 , 2H096CA05 , 2H096HA24 , 2H096HA30 , 4M104AA01 , 4M104BB01 , 4M104CC05 , 4M104DD43 , 4M104DD65 , 4M104GG09 , 4M104HH14 , 5F004DA00 , 5F004DA01 , 5F004DA04 , 5F004DA22 , 5F004DA23 , 5F004DA25 , 5F004DA26 , 5F004DB02 , 5F004DB26 , 5F004DB27 , 5F004EA22 , 5F004EB02 , 5F004EB08 , 5F033HH04 , 5F033PP06 , 5F033QQ04 , 5F033QQ08 , 5F033QQ09 , 5F033QQ11 , 5F033QQ12 , 5F033QQ15 , 5F033QQ22 , 5F033QQ93 , 5F033QQ94 , 5F033RR04 , 5F033VV06 , 5F033XX03 , 5F040DB01 , 5F040DC01 , 5F040EC07 , 5F040FC21 , 5F046AA28 , 5F046NA18

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