特許

J-GLOBAL ID：200903072031984153

半導体装置のメモリセル構造

発明者： 渡部 元
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 曾我 道照 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-025550
公開番号（公開出願番号）：特開平7-235612
出願日： 1994年02月23日
公開日（公表日）： 1995年09月05日
要約：

【要約】【目的】 キャパシタに対する電荷の書き込み(蓄積)、読み出し(解放)時以外は、キャパシタと第1トランジスタ(MOS型トランジスタ)のソースとの電気的接続を実質的に遮断して、キャパシタの蓄積電荷の該ソースからの漏洩を効果的に防止しうる半導体装置のメモリセル構造を提供することを目的とする。【構成】 半導体装置のメモリセル構造は、電荷蓄積用のキャパシタ101と、前記キャパシタ101への電荷の蓄積、解放を制御する第1トランジスタ103と、前記キャパシタ101と前記第1トランジスタ103とを電気的に接続する導電路123に介在され、前記キャパシタ101の電荷蓄積時に、該キャパシタ101と前記第1トランジスタ103との間の電気的接続を実質的に切断する第2トランジスタ125とを備える。

請求項（抜粋）：

電荷蓄積用のキャパシタと、前記キャパシタへの電荷の蓄積、解放を制御する第1トランジスタと、前記キャパシタと前記第1トランジスタとを電気的に接続する導電路に介在されてその導電路をオンオフする第2トランジスタと、を備えた半導体装置のメモリセル構造。

IPC (4件)：

H01L 21/8242 ,  H01L 27/108 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 27/10 325 C ,  H01L 27/04 C

引用特許：

審査官引用 (1件)

• 特開平4-306875