特許

J-GLOBAL ID：200903072040611220

半導体記憶装置

発明者： 柳沢 誠 ,  児玉 幸徳
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-184256
公開番号（公開出願番号）：特開平5-028792
出願日： 1991年07月24日
公開日（公表日）： 1993年02月05日
要約：

【要約】【目的】メモリセルアレイを分割してなる複数のブロックを設けてなる半導体記憶装置に関し、冗長回路の面積を縮小化し、チップサイズの小型化を図ることを目的とする。【構成】ヒューズ回路181、182・・・188のみをブロック171、172・・・178に対応して設け、比較回路19は、ヒューズ回路181、182・・・188に対して共通に設ける。

請求項（抜粋）：

メモリセルアレイを複数のブロック(91、92・・・9n)に分割し、かつ、これら複数のブロック(91、92・・・9n)のそれぞれに冗長セルを設けてなる半導体記憶装置であって、前記複数のブロック(91、92・・・9n)のそれぞれに対応して設けられ、それぞれ、対応するブロックの冗長アドレスを記憶し、対応するブロックが選択された場合に選択され、対応するブロックの冗長アドレスを外部から入力されるアドレスと同一の論理又は反転した論理で出力する複数の冗長アドレス記憶回路(111、112・・・11n)と、外部から入力されたアドレス又は外部から入力されたアドレスを反転してなるアドレスと、前記複数の冗長アドレス記憶回路(111、112・・・11n)のうち、選択された冗長アドレス記憶回路から出力された冗長アドレスとを比較する比較回路(12)と、該比較回路(12)の比較結果に基づいて、前記外部から入力されたアドレスと、前記選択された冗長アドレス記憶回路が記憶する冗長アドレスとが一致するか否かを判定する一致判定回路(13)とからなる冗長回路(10)を設けて構成されていることを特徴とする半導体記憶装置。