半導体装置の製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-186988
公開番号（公開出願番号）：特開2001-015746
出願日： 1999年06月30日
公開日（公表日）： 2001年01月19日
要約：

【要約】【課題】埋め込み型ゲート電極を有するMISFETの製造方法において、ゲート電極とソース/ドレイン間の寄生容量を抑制する。【解決手段】図12(f)に示すように、例えばCVD法によりアモルファス二酸化セリウム膜(CeO2 )112を堆積する。その後、図12(g)に示すように、例えば450°Cの加熱処理により、アモルファスCeO2 膜112から単結晶CeO2 膜をシリコン基板11に対してエピタキシャル成長させ、溝部121の底面にのみ単結晶CeO2 膜111を形成する。その後、図12(h)に示すように、例えば、タングステン膜を成膜し、さらに、例えばCMP法によって、タングステン膜及び低誘電率絶縁膜をTEOS系シリコン酸化膜19の表面が露出するまで平坦化し、溝部121の内部にゲート電極15を埋め込み形成する。

請求項（抜粋）：

半導体基板上のゲート電極が形成される領域にダミーゲートを形成する工程と、前記ダミーゲートの側壁に、側壁スペーサを形成する工程と、前記ダミーゲート及び側壁スペーサをマスクに用いて、ソース/ドレインを形成する工程と、前記半導体基板上に、前記ダミーゲートを覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜の上面を平坦化して、前記ダミーゲート及び側壁スペーサの上面を露出させる工程と、前記ダミーゲートを除去し、側面が前記層間絶縁膜,且つ底面が前記半導体基板からなる溝部を形成する工程と、前記半導体基板上に、前記溝部の底面及び側面を覆うように、ゲート絶縁膜を堆積する工程と、前記溝部内にゲート電極を埋め込み形成する工程と、前記ゲート電極の側壁の前記側壁スペーサ及び前記ゲート絶縁膜を除去する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 29/78 , H01L 29/43

FI (3件)：

H01L 29/78 301 G , H01L 29/62 G , H01L 29/78 301 V

Fターム (40件)：

4M104AA01 , 4M104BB02 , 4M104BB18 , 4M104BB30 , 4M104CC05 , 4M104DD15 , 4M104EE03 , 4M104EE09 , 4M104EE16 , 4M104EE17 , 4M104FF06 , 4M104FF13 , 4M104FF18 , 4M104GG09 , 5F040DA11 , 5F040DC01 , 5F040EC03 , 5F040EC04 , 5F040ED02 , 5F040ED03 , 5F040ED04 , 5F040EF01 , 5F040EF02 , 5F040EH01 , 5F040EH02 , 5F040EH05 , 5F040EK05 , 5F040FA02 , 5F040FA04 , 5F040FA05 , 5F040FA07 , 5F040FA10 , 5F040FB02 , 5F040FB05 , 5F040FC02 , 5F040FC05 , 5F040FC10 , 5F040FC21 , 5F040FC22 , 5F040FC28

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