特許

J-GLOBAL ID：200903072074357799

記憶装置

発明者： 日高 秀人
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-060299
公開番号（公開出願番号）：特開2002-260378
出願日： 2001年03月05日
公開日（公表日）： 2002年09月13日
要約：

【要約】【課題】 記憶データのレベルに応じて電気抵抗値が変化するメモリセルを備えた記憶装置において、データ読出動作の安定化を図る。【解決手段】 行列状に配置されたメモリセルMCの行にそれぞれ対応して、リードワード線RWLが配置され、列にそれぞれ対応してビット線BLおよび基準電圧配線SLが配置される。データ読出電流Isは、データ読出回路52aから読出基準電圧Vssの間に、データバスDB、コラム選択ゲートCSG、ビット線BL、基準電圧配線SLを介して形成される、選択メモリセルを通過する電流経路を流れる。データ読出回路は、データ読出電流によって選択メモリセルに生じる電圧変化を検知して読出データDOUTを出力する。ビット線BLおよび基準電圧配線SLのうちの電流経路に含まれる部分の電気抵抗値の和は、選択メモリセルが属する行に依存せず、ほぼ一定値となるように設定される。

請求項（抜粋）：

行列状に配置された複数のメモリセルを有するメモリアレイと、前記メモリセルの行にそれぞれ対応して設けられ、前記データ読出時において、行選択結果に応じて選択的に活性化される複数の読出ワード線と、前記メモリセルの列にそれぞれ対応して設けられる複数のビット線と、前記複数のビット線と同一方向に沿って前記列に対応して配置され、読出基準を供給するための複数の基準電圧配線と、前記データ読出時において、前記読出基準電圧との間に形成される電流経路に流されるデータ読出電流を、前記複数のビット線のうちの列選択結果に応じて選択される少なくとも1本に対して供給するためのデータ読出回路とを備え、前記複数のメモリセルの各々は、記憶データのレベルに応じて電気抵抗値が変化する記憶部と、前記複数のビット線および前記複数の基準電圧配線のうちの対応する1本ずつの間に、電気的に前記記憶部と直列に結合されて、前記複数の読出ワード線のうちの対応する1本の活性化に応答して導通するメモリセル選択ゲートとを含み、前記データ読出時において、選択された前記列に対応する、前記基準電圧配線および前記ビット線のうちの、前記電流経路に含まれる部分の電気抵抗値の総和は、前記行選択結果に依存せずほぼ一定である、記憶装置。

IPC (4件)：

G11C 11/15 ,  G11C 11/14 ,  H01L 27/105 ,  H01L 43/08

FI (4件)：

G11C 11/15 ,  G11C 11/14 A ,  H01L 43/08 Z ,  H01L 27/10 447

Fターム (8件)：

5F083FZ10 ,  5F083GA05 ,  5F083GA11 ,  5F083KA01 ,  5F083LA04 ,  5F083LA05 ,  5F083LA09 ,  5F083LA25

引用特許：

審査官引用 (2件)

• 特開平2-143980
  
• 薄膜磁性体記憶装置
  公報種別：公開公報   出願番号：特願2001-020277   出願人：三菱電機株式会社