特許
J-GLOBAL ID：200903072115107530
キヤツシユメモリ方式
発明者：
出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-161261
公開番号（公開出願番号）：特開平5-012109
出願日： 1991年07月02日
公開日（公表日）： 1993年01月22日
要約：
【要約】【目的】 2階層のキャッシュメモリにおいて、2次キャッシュメモリのライトバック時、1次キャッシュメモリの無効化処理時間を短縮する。【構成】 2次キャッシュメモリからのデータの読出しにおいてミスヒットし、ライトバックを行う場合、タグメモリ23のアドレスを読出し、当該アドレスが一致せず(ミスヒット)ダーティである場合には、2次キャッシュメモリの該当ラインのデータは主記憶装置にライトバックされる。そして同時に読出されるプレゼント信号102と、ライトバックするアドレス101により、1次キャッシュメモリにおけるリセット生成論理回路16においては、所定の論理処理を介してバリッドフラグ14に対するリセット信号103が生成され、このリセット信号103により、1次キャッシュメモリの該当するラインが無効化される。
請求項（抜粋）：
ダイレクトマップ方式による、1次キャッシュメモリと、当該1次キャッシュメモリの2k (kは正整数)倍のラインサイズを有する2次キャッシュメモリとにより形成される2階層キャッシュメモリにおいて、前記2次キャッシュメモリを、前記1次キャッシュメモリのラインサイズに区分される複数のブロックに分割し、前記各ブロックに、当該ブロックのデータが1次キャッシュメモリ内に存在するか否かを示すビットを付加して、前記2次キャッシュメモリのライトバック時に、前記ビットが付加されているブロックに対応する1次キャッシュメモリのラインのバリッドフラグをリセットすることを特徴とするキャッシュメモリ方式。
IPC (2件)：
G06F 12/08
, G06F 12/08 310
