特許

J-GLOBAL ID：200903072117292467

半導体装置の製造方法

発明者： 伊澤 哲夫 ,  勝部 雅樹 ,  山崎 辰也 ,  林 浩美 ,  伏田 篤郎
出願人/特許権者： 富士通株式会社
代理人 (1件)： 高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平7-078977
公開番号（公開出願番号）：特開平8-279509
出願日： 1995年04月04日
公開日（公表日）： 1996年10月22日
要約：

【要約】【目的】 サリサイド技術を用い、良好な特性を有する局所配線を作成することのできる半導体装置の製造方法を提供する。【構成】 基板表面に露出したシリコン領域の全面上に第1の金属のシリサイド層を形成する第1工程と、前記シリサイド層の少なくとも一部表面上に第2の金属のシリサイド層を形成する第2工程とを含む。

請求項（抜粋）：

基板表面に露出したシリコン領域の全面上に第1の金属のシリサイド層を形成する第1工程と、前記シリサイド層の少なくとも一部表面上に第2の金属のシリサイド層を形成する第2工程とを含む半導体装置の製造方法。

IPC (4件)：

H01L 21/3205 ,  H01L 21/768 ,  H01L 21/8246 ,  H01L 27/112

FI (3件)：

H01L 21/88 Q ,  H01L 21/90 C ,  H01L 27/10 433