特許

J-GLOBAL ID：200903072120813320

同期整流回路

発明者： 村瀬 真
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-075975
公開番号（公開出願番号）：特開平7-067343
出願日： 1993年04月01日
公開日（公表日）： 1995年03月10日
要約：

【要約】【目的】同期整流回路の整流素子に用いるMOSFETの寄生ダイオードの順方向電圧による電力損失を除去し変換効率を向上させる。【構成】ドレインをFETQ1のドレインと共通接続することにより直列接続したFETQ3と、端子T22とFETQ2のゲートとの間に挿入されパルス電流の遮断期間に導通するよう制御されFETQ2のゲート容量に蓄積された電荷を放電するFETQ4とを備える。

請求項（抜粋）：

1次および2次巻線を有するトランスと、前記2次巻線の一方の端子と第1の出力端子との間に接続された平滑用のチョークコイルと、前記第1の出力端子と第2の出力端子との間に接続されたコンデンサと、前記1次巻線に予め定めた周波数のパルス電流を供給し前記2次巻線の他方の端子と前記第2の出力端子との間に接続され前記パルス電流に同期して導通することにより同期整流する第1のFET素子と、前記一方の端子と前記第2の出力端子との間に接続され前記パルス電流により前記チョークコイルに蓄積された電磁エネルギーを放出する第2のFET素子とを備える同期整流回路において、前記第1のFET素子と逆極性に直列接続した同一導電型の第3のFET素子と、前記他方の端子と前記第2のFET素子のゲートとの間に挿入され前記パルス電流の遮断期間に導通するよう制御されるスイッチ回路とを備えることを特徴とする同期整流回路。

IPC (2件)：

H02M 7/21 ,  H02M 3/28

引用特許：

審査官引用 (3件)

• 特開平3-235668
  
• 特開昭64-060262
  
• 特開昭63-148862