特許
J-GLOBAL ID：200903072125156173
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-077236
公開番号（公開出願番号）：特開平6-290582
出願日： 1993年04月02日
公開日（公表日）： 1994年10月18日
要約：
【要約】【目的】バスの配線領域やカウンタによるチップ面積増加分を最小限に抑えて、シンクロナスDRAMのバーストモードの高速動作を低コストで実現する。【構成】シンクロナスDRAMで、カラムスイッチラッチ回路115とデータ出力バッファラッチ回路132,133を設け、バーストモードの内部アドレス切換をカラムアドレスバッファ112のみで行う。前記カラムアドレスバッファでは、シーケンシャル、およびインタリーブの両モードのアドレス発生回路のカウンタを共用させ、バースト終了検知回路のカウンタもまた、前記カウンタと共用させる。
請求項（抜粋）：
外部入力されるクロック信号に同期して動作し、該クロック信号により外部入力制御信号および外部入力アドレスをラッチする半導体記憶装置において、データ読出し、またはデータ書込みの命令により該外部入力アドレスが入力され、該クロック信号に同期して該外部入力アドレスの関数として連続してカラムアドレスを発生する回路を備えることを特徴とする半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C 11/34 362 C
, G11C 11/34 301 D
