論理回路

発明者： ,
出願人/特許権者：
代理人 (1件)：成瀬重雄
公報種別：公開公報
出願番号（国際出願番号）：特願2002-026663
公開番号（公開出願番号）：特開2003-228482
出願日： 2002年02月04日
公開日（公表日）： 2003年08月15日
要約：

【要約】【課題】比較的に簡易な構成でFA命令を実行できる論理回路を提供する。【解決手段】加算器3の出力側にデルタレジスタ4を設けた。まず、FAキュー1のデータをFAレジスタ2に送る。ついで、メモリ6に格納された同期変数(セマフォ)と、FAレジスタ2中の値とを、加算器3に送る。この動作は初回のみ行う。ついで、加算器3の出力をデルタレジスタ4に格納する。ついで、FAキュー1の2番目のデータを加算器3に送る。一方、デルタレジスタ4のデータも加算器3に送る。ついで、加算器3の出力をデルタレジスタ4に格納する。さらに、FAキュー1の3番目以降のデータについて、同様の処理を行う。FAキュー1が空であるか、または、FAキュー1のデータが、それ以前のものとは異なるアドレスへのアクセスを行うものであるときは、デルタレジスタ4中のデータをメモリ6に同期変数として書き戻す。

請求項（抜粋）：

FAキューと、FAレジスタと、演算器と、デルタレジスタと、メモリと、FAコントローラとを備えており、前記FAキューは、複数のデータが書き込まれるものであり、前記デルタレジスタは、前記演算器からの出力を格納するものであり、前記メモリは、同期変数を格納するものであり、前記コントローラは、以下のステップを実行することを特徴とする論理回路:(1)FAキューの先頭のデータをFAレジスタに送るステップ;(2)前記同期変数または前記デルタレジスタ中のデータと、前記FAレジスタ中の値とを、前記演算器に送るステップ;(3)前記演算器の出力を前記デルタレジスタに格納するステップ;(4)前記FAキューが空であるか、または、前記FAキューのデータが、それ以前のものとは異なるアドレスへのアクセスを行うものであるときは、前記デルタレジスタ中のデータを前記メモリに同期変数として書き戻すステップ。

IPC (3件)：

G06F 9/34 350 , G06F 9/30 350 , G06F 12/00 560

FI (3件)：

G06F 9/34 350 A , G06F 9/30 350 A , G06F 12/00 560 F

Fターム (6件)：

5B033AA04 , 5B033AA14 , 5B033BE01 , 5B033DB10 , 5B033DB11 , 5B060MM20

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