特許

J-GLOBAL ID：200903072171555732

半導体集積回路

発明者： 池谷 豊人 ,  川島 正敏
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平11-249572
公開番号（公開出願番号）：特開2001-074811
出願日： 1999年09月03日
公開日（公表日）： 2001年03月23日
要約：

【要約】【課題】 半導体集積回路に搭載された回路モジュール間のテストパスを接続及び分離する回路構成の点においてセルフテスト用回路の規模を縮小する。【解決手段】 セルフテスト回路が夫々に組み込まれた複数個の回路モジュール(2,3,4)間にテストパス(7,8)を設ける。テストパスの上流にパターン圧縮回路(32,42)を配置し、テストパスの下流にパターン発生回路(31,21)を配置し、少なくともその何れか一方は、テストパスを介する信号伝達を選択的に阻止するゲート手段を有する。テストパスの接続及び分離が可能であるから、回路モジュール単独のセルフテストを保証でき、且つ回路モジュール相互の関係を考慮してセルフテストを行なう事ができ、しかも、前記接続及び分離のためだけにスキャンパスレジスタを追加しなくてもよいから、セルフテスト用回路の規模を縮小できる。

請求項（抜粋）：

セルフテスト回路が夫々に組み込まれた複数個の回路モジュールを有する半導体集積回路であって、前記回路モジュールは、前記セルフテスト回路として、スキャンパスレジスタ、前記スキャンパスレジスタに出力端子が結合されたパターン発生回路、及び前記スキャンパスレジスタに入力端子が結合されたパターン圧縮回路を有すると共に、テストパスを介して別の回路モジュールからテストの為の信号受け渡しが可能にされ、前記テストパスを共有する一の回路モジュールは当該テストパスに接続されたパターン圧縮回路を有し、前記テストパスを共有する他の回路モジュールは当該テストパスに接続されたパターン発生回路を有し、前記テストパスに接続された前記パターン圧縮回路又はパターン発生回路は、テストパスを介する信号伝達を選択的に阻止するゲート手段を有して成るものであることを特徴とする半導体集積回路。

FI (2件)：

G01R 31/28 G ,  G01R 31/28 E

Fターム (7件)：

2G032AA04 ,  2G032AA05 ,  2G032AC04 ,  2G032AC10 ,  2G032AG07 ,  2G032AK11 ,  2G032AK19