特許

J-GLOBAL ID：200903072183565326

半導体装置およびその製造方法

発明者： 小野 秀樹 ,  谷口 理
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2004-144459
公開番号（公開出願番号）：特開2005-327890
出願日： 2004年05月14日
公開日（公表日）： 2005年11月24日
要約：

【課題】キャップ層でソース、ドレイン、第1ゲート電極を形成し、斜め蒸着法を用いて第2ゲート電極を金属ゲート電極で形成することで、相異なるしきい値を持つ2つのゲート電極を有するデュアルゲートトランジスタを、従来の製造方法に対してプロセス的負荷を増大させずに実現することを可能とする。【解決手段】基板10上にチャネル層12、ショットキーバリア層13、キャップ層14が順に積層され、上記キャップ層14を用いて、ソース15とドレイン16とが電気的に分離された状態に形成されるとともにソース15とドレイン16との間にソース15とドレイン16と電気的に分離された第1ゲート電極17が形成され、ソース15と第1ゲート電極17との間にソース15と第1ゲート電極17と電気的に分離されたものでショットキーバリア層13上部に一部が埋め込まれた第2ゲート電極18が形成されたものである。【選択図】図1

請求項（抜粋）：

基板上に形成されたチャネル層と、 前記チャネル層上に形成されたショットキーバリア層と、 前記ショットキーバリア層上に形成されたキャップ層からなるソースと、 前記ショットキーバリア層上に形成された前記キャップ層と同一層からなるもので前記ソースと電気的に分離された状態に形成されたドレインと、 前記ショットキーバリア層上に形成された前記キャップ層と同一層からなるもので前記ソースおよび前記ドレインと電気的に分離された状態に前記ソースと前記ドレインとの間に形成された第1ゲート電極と、 前記ソースと前記第1ゲート電極との間に前記ソースおよび前記第1ゲート電極と電気的に分離された状態に形成されたもので前記ショットキーバリア層上部に一部が埋め込まれた第2ゲート電極と を備えたことを特徴とする半導体装置。

IPC (6件)：

H01L29/80 ,  H01L21/28 ,  H01L21/338 ,  H01L29/417 ,  H01L29/778 ,  H01L29/812

FI (4件)：

H01L29/80 W ,  H01L21/28 301B ,  H01L29/80 H ,  H01L29/50 J

Fターム (27件)：

4M104AA04 ,  4M104BB04 ,  4M104BB06 ,  4M104CC03 ,  4M104DD34 ,  4M104DD68 ,  4M104FF13 ,  4M104GG12 ,  5F102GA02 ,  5F102GB01 ,  5F102GC01 ,  5F102GC05 ,  5F102GD01 ,  5F102GJ06 ,  5F102GL04 ,  5F102GM04 ,  5F102GN04 ,  5F102GQ01 ,  5F102GR04 ,  5F102GR11 ,  5F102GS02 ,  5F102GS04 ,  5F102GT01 ,  5F102HC05 ,  5F102HC12 ,  5F102HC19 ,  5F102HC21