特許
J-GLOBAL ID：200903072213819298
横型MOS素子を含む半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
布施 行夫 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-279467
公開番号（公開出願番号）：特開平11-103056
出願日： 1997年09月26日
公開日（公表日）： 1999年04月13日
要約：
【要約】【課題】 ドレインドリフト領域のサイズを小さく設定でき、素子の微細化が可能であり、かつ高耐圧で低オン抵抗の横型MOS素子を含む半導体装置を提供する。【解決手段】 横型MOS素子を含む半導体装置100は、シリコン基板10、絶縁基板12、およびドレインドリフト領域14aを構成するn型の第1半導体層14、第1半導体層14内に設けられてボディ領域を構成し、該ボディ領域の一部にチャネル領域が形成されるp型の第2半導体層16、第2半導体層の表面部に選択的に設けられ、ソース領域を構成するn型の第3半導体層18、第1半導体層14内に設けられ、ドレイン領域を構成するn型の第4半導体層20、および第1半導体層14内に形成されたトレンチ32に絶縁物を充填して構成され、かつドレイン領域20の両サイドに沿って配置された絶縁層30を有する。ドレイン領域20は、前記絶縁層30より深く形成され、該絶縁層より深い部分においてドレインドリフト領域と接する。
請求項（抜粋）：
半導体基板、前記半導体基板の上に形成され、ドレインドリフト領域を構成する第1導電型の第1半導体層、前記第1半導体層内に設けられてボディ領域を構成し、該ボディ領域の一部にチャネル領域が形成される第2導電型の第2半導体層、前記第2半導体層の表面部に選択的に設けられ、ソース領域を構成する第1導電型の第3半導体層、前記第1半導体層内に設けられ、ドレイン領域を構成する第1導電型の第4半導体層、および、前記第1半導体層内に形成されたトレンチに絶縁物を充填して構成され、かつ前記第4半導体層の両サイドに沿って配置された絶縁層、を含み、前記第4半導体層は、前記絶縁層より深く形成され、該絶縁層より深い部分において前記第1半導体層と接することを特徴とする横型MOS素子を含む半導体装置。
IPC (3件)：
H01L 29/78
, H01L 29/786
, H01L 21/336
H01L 29/78 301 X
, H01L 29/78 616 S
, H01L 29/78 618 A
