特許

J-GLOBAL ID：200903072237455475

半導体集積回路装置

発明者： 辻 高晴
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-187350
公開番号（公開出願番号）：特開2000-022515
出願日： 1998年07月02日
公開日（公表日）： 2000年01月21日
要約：

【要約】【課題】 低消費電流かつ高速動作可能な半導体集積回路装置を提供する。【解決手段】 本発明の半導体集積回路装置における論理回路(インバータX1、...)は、高電位側のメイン電源線L1およびサブ電源線L2、低電位側のメイン接地線L3およびサブ接地線L4から電源を供給を受ける。アクティブサイクルにおいて、トランジスタP0およびN0により、メイン電源線L1とサブ電源線L2とがショートし、メイン接地線L3とサブ接地線L4とがショートする。スタンバイサイクルからアクティブサイクルへの遷移直後、NMOSトランジスタN1は、サブ電源線L2の電圧を電源電位以上にたたき上げ、PMOSトランジスタP1は、サブ接地線L4の電圧を接地電位以下にたたき下げる。

請求項（抜粋）：

メイン電源線と、サブ電源線と、アクティブサイクルにおいて、前記メイン電源線と前記サブ電源線とを電気的に結合し、スタンバイサイクルにおいて、前記メイン電源線と前記サブ電源線とを電気的に非結合する結合手段と、前記メイン電源線上の電圧を動作電源電圧として動作し、与えられた入力に対して所定の論理処理を施して出力する第1の論理ゲートと、前記サブ電源線上の電圧を動作電源電圧として動作し、与えられた入力に対して所定の論理処理を施して出力する第2の論理ゲートとを含む論理回路と、前記スタンバイサイクルから前記アクティブサイクルへの遷移タイミングにおいて、前記論理回路の動作を確保するために必要とされる所定の動作電源電圧を前記論理回路に供給するように前記サブ電源線の電圧を制御する電圧制御手段とを備える、半導体集積回路装置。

IPC (4件)：

H03K 19/00 ,  G11C 11/413 ,  G11C 11/407 ,  H03K 19/096

FI (4件)：

H03K 19/00 A ,  H03K 19/096 A ,  G11C 11/34 335 A ,  G11C 11/34 354 F

Fターム (21件)：

5B015HH01 ,  5B015HH03 ,  5B015HH04 ,  5B015JJ03 ,  5B015JJ05 ,  5B015JJ21 ,  5B015KB63 ,  5B015KB64 ,  5B015KB89 ,  5B024AA01 ,  5B024AA15 ,  5B024BA21 ,  5B024BA27 ,  5B024CA07 ,  5J056AA00 ,  5J056BB02 ,  5J056BB17 ,  5J056DD13 ,  5J056DD28 ,  5J056FF07 ,  5J056KK00