特許

J-GLOBAL ID：200903072261207318

演算回路

発明者： 阪上 弘文
出願人/特許権者： 株式会社リコー
代理人 (1件)： 柏木 明 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-188506
公開番号（公開出願番号）：特開平6-035951
出願日： 1992年07月16日
公開日（公表日）： 1994年02月10日
要約：

【要約】【目的】 小さな回路規模にして、データ入力からフーリエ変換結果を出力するまでの時間遅延を少なくすること。【構成】 データ入力用の第1,2のメモリ11,12と、バタフライ演算回路14と、バタフライ演算時の虚数データを記憶するための第3のメモリ13と、バタフライ演算の最終ステージの出力データを入力するデータ出力用の第4,5のメモリ16,17と、回転因子を記憶するメモリ15と、第1,2のメモリ11,12に関する入出力を切換える第1切換え部19,20と第4,5のメモリ16,17に関する入出力を切換える第2切換え部21〜24とを制御する制御回路25とにより構成し、2個のデータ入力用のメモリ11,12及び2個のデータ出力用のメモリ16,17に関して、交互に切換え使用させ、入力データと同一レートなるリアルタイム処理でフーリエ変換されたデータを出力させるようにした。

請求項（抜粋）：

データ入力用の第1のメモリ及び第2のメモリと、バタフライ演算回路と、バタフライ演算時の虚数データを記憶するための第3のメモリと、バタフライ演算の最終ステージの出力データを入力するデータ出力用の第4のメモリ及び第5のメモリと、回転因子を記憶するメモリと、前記第1のメモリと前記第2のメモリとに関する入出力を切換える第1切換え部と前記第4のメモリと前記第5のメモリとに関する入出力を切換える第2切換え部とを制御する制御回路とよりなり、前記第1のメモリと前記第2のメモリとの内の一方のメモリにデータを入力している間に他方のメモリと前記第3のメモリとを用いて既に入力された他方のメモリ上のデータに対して前記バタフライ演算回路によりバタフライ演算を行い、バタフライ演算の最終ステージの出力データを前記第4のメモリと前記第5のメモリとの内の一方のメモリへ入力させるとともに他方のメモリから既に入力されたバタフライ演算結果を出力させるように前記制御回路で前記第1切換え部及び前記第2切換え部を切換え制御してフーリエ変換を行わせるようにしたことを特徴とする演算回路。