特許
J-GLOBAL ID：200903072330576460
EEPROM及びフラッシュEEPROM
発明者：
,
,
,
出願人/特許権者：
代理人 (4件)：
熊倉 禎男
, 大塚 文昭
, 今城 俊夫
, 西島 孝喜
公報種別：公開公報
出願番号（国際出願番号）：特願2004-373020
公開番号（公開出願番号）：特開2005-197691
出願日： 2004年12月24日
公開日（公表日）： 2005年07月21日
要約：
【課題】 小さなセルサイズを有するEEPROMを得ること。【解決手段】 EEPROMメモリセルは、フローティングゲート60がnウエル54に形成されるp-拡散領域68上に定められる場合、nウエル54に形成されるPMOS型のフローティングゲートトランジスタを用いて制御キャパシタを形成する。このPMOSフローティングゲートトランジスタ52は、高い破壊電圧を設けるために、ドレインを形成するp+アクティブ領域70の下にp-型拡散領域68を用いる。セルのプログラミングは、フローティングゲートへの注入を助けるために前記制御キャパシタを横切る電界で、暑い電子の注入によって行われる。FN消去は、制御キャパシタの電位を低電圧に保ちながらnウエルの電位をプログラミング電圧に取ることによって達成される。【選択図】 図4
請求項（抜粋）：
電子的に消去可能なリード・オンリー・メモリであって、
第2の導電型のウエルに形成された第1の導電型の拡散層;
前記拡散層上にある絶縁層;
前記拡散上にあるフローティングゲート;
を有するキャパシタと、
前記フローティングゲートの広がった部分に隣接して前記ウエルに形成された第1と第2のアクティブ領域を有するMOSトランジスタと、
を有する電子的に消去可能なリード・オンリー・メモリ。
IPC (4件)：
H01L21/8247
, H01L27/115
, H01L29/788
, H01L29/792
H01L29/78 371
, H01L27/10 434
5F083EP03
, 5F083EP13
, 5F083EP22
, 5F083ER02
, 5F083ER03
, 5F083ER15
, 5F083ER19
, 5F083ER22
, 5F083GA09
, 5F101BA02
, 5F101BA12
, 5F101BB06
, 5F101BB15
, 5F101BC02
, 5F101BC11
, 5F101BD02
, 5F101BD36
