特許

J-GLOBAL ID：200903072347978597

絶縁コレクタを有する縦形PNPトランジスタにおけるラツチアツプ現象を防ぐための回路配置

発明者： フランコ・ベルトーテイ ,  パオロ・フエラーリ
出願人/特許権者： エツセ・ジ・エツセ・トムソン・ミクロエレクトロニクス・ソシエタ・ア・レスポンサビリタ・リミタータ
代理人 (1件)： 深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-059871
公開番号（公開出願番号）：特開平5-003203
出願日： 1991年03月25日
公開日（公表日）： 1993年01月08日
要約：

【要約】 (修正有)【目的】 コレクタとエミッタ間に印加できる電圧を固有の降伏電圧以下に制限することなく、絶縁コレクタを有する縦形トランジスタの構造により形成される寄生SCRのラッチアップを防ぐための回路配置を提供する。【構成】 そのエミッタが縦形PNPトランジスタ15のエミッタEと短絡され、またベースが縦形PNPトランジスタ15のベースBに接続され、かつそのコレクタがN形ウェル2′に接続される補助PNPトランジスタを回路に含み、それはスイッチとして作動する。スイッチは飽和時に縦形PNPトランジスタのエミッタEの電圧に近い電圧でN形ウェル2′にバイアスをかけ、コレクタ6/Nウェル2′接合に逆方向バイアスをかけ、かつ縦形トランジスタがオフであり高いエミッタ-コレクタ降下を有する時に順に開き、全体のエミッタ-コレクタ降下が寄生NPNトランジスタ16のベース-エミッタ接合に与えられるのを防止する。

請求項（抜粋）：

絶縁コレクタを有する縦形PNPトランジスタにおけるラッチアップ現象を防ぐための回路配置であって、それのコレクタ(6)、ベース(8)およびエミッタ領域(11)がそれぞれの端子(B、CおよびE)に接続される縦形PNPトランジスタ(15)を含み、P形である前記コレクタ領域(6)は、それとともに接合を形成するN形ウェル(2′)により囲まれ、前記縦形PNPトランジスタ(15)は、少なくとも1つの飽和されたオン状態および1つのオフ状態を有するように駆動され、それは、前記エミッタ領域(11)および前記N形ウェル(2′)の間に介在し、かつ前記縦形PNPトランジスタ(15)が飽和されたオン状態であるときに前記N形ウェル(2′)を前記エミッタ領域(11)に接続するために、かつ前記縦形PNPトランジスタ(15)がオフ状態であるときに開くために適当なスイッチ手段を含むことを特徴とする、回路配置。

IPC (3件)：

H01L 21/331 ,  H01L 29/73 ,  H01L 27/06

FI (2件)：

H01L 29/72 ,  H01L 27/06 101 E