特許

J-GLOBAL ID：200903072350618151

不揮発性半導体記憶装置の製造方法

発明者： 川上 和幸 ,  小野 正寛 ,  大谷 幸弘
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願平11-029031
公開番号（公開出願番号）：特開2000-228511
出願日： 1999年02月05日
公開日（公表日）： 2000年08月15日
要約：

【要約】【課題】 隣り合うメモリセルトランジスタ同士の特性ばらつきを抑制する。【解決手段】 シリコン基板1上のゲート酸化膜3A上に形成されるフローティングゲート4と、このフローティングゲート4を被覆するトンネル酸化膜3を介してフローティングゲート4上に重なるように形成されるコントロールゲート6と、フローティングゲート4とコントロールゲート6に隣接するように基板表層に形成されるソース・ドレイン領域7,8とを備え、少なくとも隣り合うメモリセル部がドレイン領域7を共有する場合、前記隣り合うメモリセル部の各フローティングゲート形成領域及び各コントロールゲートに隣接するように形成されるドレイン領域形成領域を1つのマスク合わせ工程により確定することで、各選択ゲートトランジスタの実効的なゲート長(ほぼLa=Lb)ばらつきを抑制する。

請求項（抜粋）：

一導電型のシリコン基板上のゲート酸化膜上に形成されるフローティングゲートと、このフローティングゲートを被覆するトンネル酸化膜と、このトンネル酸化膜を介して前記フローティングゲート上に重なる領域を持つように形成されるコントロールゲートと、前記フローティングゲート及び前記コントロールゲートに隣接する前記シリコン基板表層に形成される逆導電型の拡散領域とを備え、隣り合うメモリセル部が一方の逆導電型の拡散領域を共有する不揮発性半導体記憶装置の製造方法において、前記隣り合うメモリセル部の各フローティングゲート形成領域及び各コントロールゲートに隣接するように形成される前記一方の逆導電型の拡散領域形成領域を1つのマスク合わせ工程により確定することを特徴とする不揮発性半導体記憶装置の製造方法。

IPC (4件)：

H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 27/10 434 ,  H01L 29/78 371

Fターム (24件)：

5F001AA01 ,  5F001AA30 ,  5F001AB02 ,  5F001AB03 ,  5F001AB09 ,  5F001AC02 ,  5F001AD12 ,  5F001AD13 ,  5F001AD15 ,  5F001AF05 ,  5F083EP02 ,  5F083EP03 ,  5F083EP22 ,  5F083EP24 ,  5F083EP25 ,  5F083EP42 ,  5F083ER09 ,  5F083ER17 ,  5F083ER22 ,  5F083KA05 ,  5F083KA11 ,  5F083NA02 ,  5F083PR03 ,  5F083PR36