特許
J-GLOBAL ID：200903072355974320
電界効果トランジスタのピンチオフ電圧の測定回路、測定用トランジスタ、測定方法および製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平9-090768
公開番号（公開出願番号）：特開平10-284562
出願日： 1997年04月09日
公開日（公表日）： 1998年10月23日
要約：
【要約】【課題】微細ゲートFETのVth制御性向上のために、同じゲート寸法の測定用トランジスタでゲートのピンチオフ電圧を直接測定可能とする。【解決手段】本発明の測定用トランジスタは、FETのチャネル形成不純物領域2と同じ深さで同一基板に形成されているチャネル形成不純物領域2aと、ソース部5及びドレイン部4bと、当該離間間隔内のチャネル形成不純物領域2aに接するゲート部4aとを有し、ソース部5又はドレイン部4bにより一方の電極層が構成され、FETのソース又はドレインとゲートとの間の素子容量より十分に大きな容量(2aと5又は2aと4bとの接合容量)が、当該ソース部5及びドレイン部4bの少なくとも一方側に形成され、当該容量の上部電極層4bがゲート部4aと導電層4cを介して接続されている。
請求項（抜粋）：
電界効果トランジスタと、当該電界効果トランジスタに電圧を印加し印加電圧に対するインピーダンスの変化を検出する測定手段との間に接続され、前記電界効果トランジスタのピンチオフ電圧を測定する測定回路であって、前記測定手段が接続される第1の検出端子および第2の検出端子と、前記電界効果トランジスタのソース又はドレインの一方が接続される第1の素子接続端子、他方が接続される第2の素子接続端子およびゲートが接続される第3の素子接続端子と、前記第1の検出端子と前記第1の素子接続端子との間、前記第2の検出端子と前記第2の素子接続端子との間の少なくとも一方に接続され、前記電界効果トランジスタにおけるソース又はドレインとゲートとの間の素子容量よりも十分に大きな外部容量とを有し、当該外部容量が接続されている一方の検出端子と前記第3の素子接続端子との間が短絡されているピンチオフ電圧の測定回路。
IPC (3件)：
H01L 21/66
, G01R 31/26
, H01L 29/78
H01L 21/66 V
, G01R 31/26 B
, H01L 29/78 301 T
