半導体装置の製造方法及び半導体装置

発明者： , ,
出願人/特許権者：
代理人 (4件)：柳瀬睦肇 , 宇都宮正明 , 渡部温 , 原田勝利
公報種別：公開公報
出願番号（国際出願番号）：特願2005-169374
公開番号（公開出願番号）：特開2006-344784
出願日： 2005年06月09日
公開日（公表日）： 2006年12月21日
要約：

【課題】配線形成のためのドライエッチングが進行しても、ゲート絶縁膜にチャージダメージを与えることを抑制できる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、絶縁膜8上に第1の導電膜11を形成する工程と、第1の導電膜11上又は上方に第2の導電膜12を形成する工程と、第2の導電膜12上又は上方にマスク膜50を形成する工程と、マスク膜50をマスクとして、かつ第1の導電膜11をストッパーとして、第2の導電膜12をドライエッチングすることにより、第2の導電膜12をパターニングする工程と、マスク膜50及び第2の導電膜12をマスクとして第1の導電膜11をエッチングすることにより、第1の導電膜11をパターニングする工程とを具備する。第2の導電膜12をパターニングする工程及び第1の導電膜11をパターニングする工程によって、配線パターンが形成される。【選択図】図1

請求項（抜粋）：

絶縁膜上に、第1の導電膜を形成する工程と、前記第1の導電膜上に、第2の導電膜を形成する工程と、前記第2の導電膜上に、マスク膜を形成する工程と、前記マスク膜をマスクとして、かつ前記第1の導電膜をストッパーとして、前記第2の導電膜をドライエッチングすることにより、前記第2の導電膜をパターニングする工程と、前記マスク膜及び前記第2の導電膜をマスクとして前記第1の導電膜をエッチングすることにより、前記第1の導電膜をパターニングする工程と、を具備し、前記第2の導電膜をパターニングする工程及び前記第1の導電膜をパターニングする工程によって配線パターンが形成される半導体装置の製造方法。

IPC (4件)：

H01L 21/321 , H01L 23/52 , H01L 21/320 , H01L 21/768

FI (4件)：

H01L21/88 D , H01L21/88 R , H01L21/90 A , H01L21/90 C

Fターム (32件)：

5F033HH09 , 5F033HH11 , 5F033HH13 , 5F033HH14 , 5F033HH18 , 5F033HH33 , 5F033JJ19 , 5F033KK04 , 5F033MM08 , 5F033PP06 , 5F033PP15 , 5F033PP16 , 5F033QQ03 , 5F033QQ08 , 5F033QQ09 , 5F033QQ10 , 5F033QQ11 , 5F033QQ21 , 5F033QQ24 , 5F033QQ31 , 5F033QQ35 , 5F033QQ37 , 5F033QQ48 , 5F033RR04 , 5F033RR06 , 5F033SS11 , 5F033TT08 , 5F033VV06 , 5F033WW00 , 5F033WW01 , 5F033WW02 , 5F033XX00

引用特許：

出願人引用 (1件)

半導体装置およびその製造方法
公報種別：公開公報出願番号：特願平8-313637 出願人：株式会社東芝

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