特許

J-GLOBAL ID：200903072361078485

半導体集積回路

発明者： 鈴木 孝章 ,  藤岡 伸也 ,  佐藤 靖治
出願人/特許権者： 富士通株式会社
代理人 (1件)： 松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平9-122374
公開番号（公開出願番号）：特開平10-312684
出願日： 1997年05月13日
公開日（公表日）： 1998年11月24日
要約：

【要約】【課題】ビット線リセット時間を実質的に短縮する。【解決手段】メモリセルからのデータ読み出しにおいて、転送ゲート10及び11が開かれているときにセンスアンプ17を活性化させてセンスアンプ側ビット線BLSと*BLSとの電位差を増幅させ、次にワード線を非活性にしてリストアを終了し、次に転送ゲート10及び11を閉じて、一方ではスイッチング回路20、22又はスイッチング回路21、23をオンにすることによりセル側ビット線BLC又は*BLCをビット線リセット電位Vssにし、他方ではこれと並行してセンスアンプ側ビット線BLS及び*BLS上の信号を出力させる。セル側ビット線BLCに接続されたメモリセルから、‘H’(‘L’)のデータが読み出される場合には、セル側ビット線BLCが電位Vii(Vss)でリセットされて、リセット動作が増幅動作としても機能する。

請求項（抜粋）：

第1転送ゲートの一端に第1のセル側ビット線が接続され、該第1転送ゲートの他端に第1のセンスアンプ側ビット線が接続され、第2転送ゲートの一端に第2のセル側ビット線が接続され、該第2転送ゲートの他端に第2のセンスアンプ側ビット線が接続され、該第1及び第2のセル側ビット線にそれぞれ、ワード線で選択されるメモリセルが接続され、該第1のセンスアンプ側ビット線と該第2のセンスアンプ側ビット線との間にセンスアンプが接続された半導体集積回路において、一端が該第1のセル側ビット線に接続され他端にビット線リセット電位が供給される第1スイッチング回路と、一端が該第2のセル側ビット線に接続され他端にビット線リセット電位が供給される第2スイッチング回路と、該メモリセルからのデータ読み出しにおいて、該第1転送ゲート及び該第2転送ゲートが開かれているときに該センスアンプを活性化させて該第1のセンスアンプ側ビット線と該第2のセンスアンプ側ビット線との電位差を増幅させ、次に該ワード線を非活性にし、次に該第1転送ゲート及び該第2転送ゲートを閉じて、一方では該第1スイッチング回路と該第2スイッチング回路との少なくとも一方をオンにすることにより該第1及び第2のセル側ビット線を該ビット線リセット電位にし、他方ではこれと並行して該第1及び第2のセンスアンプ側ビット線上の信号を出力させる制御回路と、を有することを特徴とする半導体集積回路。

IPC (2件)：

G11C 11/409 ,  G11C 11/407

FI (2件)：

G11C 11/34 353 F ,  G11C 11/34 362 S