特許

J-GLOBAL ID：200903072363357381

薄膜トランジスタの製造方法

発明者： 直江 保生 ,  本多 功一 ,  竹澤 浩義
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 岩橋 文雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-194001
公開番号（公開出願番号）：特開2001-024198
出願日： 1999年07月08日
公開日（公表日）： 2001年01月26日
要約：

【要約】【課題】 薄膜トランジスタにおいて層間のショート個数を低減することにより、品質性に優れた薄膜トランジスタを提供する。【解決手段】 すでに導電膜の上に絶縁膜を有する積層構造が形成されている基板に導電膜をスパッタリング装置により成膜する際に少なくとも複数回の成膜速度の変化を伴わせ、初期放電電力を0.4w/cm2以下に設定し20Å以上成膜することにより基板に蓄積される電荷量を低減することができ、層間のショートの発生を低減することができるというものである。

請求項（抜粋）：

スパッタリング法による真空成膜装置を用いて基板上に薄膜を堆積する工程を有する薄膜トランジスタの製造方法において、すでに導電膜の上に絶縁膜を有する積層構造が形成されている上に導電性の膜を成膜する際に複数回の堆積速度の変化を伴わせ成膜された膜を一構成膜として有する薄膜トランジスタの製造方法。

IPC (4件)：

H01L 29/786 ,  H01L 21/336 ,  H01L 21/203 ,  H01L 21/285

FI (3件)：

H01L 29/78 616 K ,  H01L 21/203 S ,  H01L 21/285 S

Fターム (18件)：

4M104AA10 ,  4M104BB01 ,  4M104DD37 ,  4M104HH20 ,  5F103AA08 ,  5F103BB14 ,  5F103DD28 ,  5F103GG06 ,  5F103HH04 ,  5F103LL13 ,  5F103NN02 ,  5F110AA30 ,  5F110CC07 ,  5F110DD02 ,  5F110GG02 ,  5F110GG15 ,  5F110HK08 ,  5F110HK33