特許

J-GLOBAL ID：200903072371418721

半導体装置及びその製造方法

発明者： 寺田 俊幸
出願人/特許権者： 株式会社東芝
代理人 (1件)： 竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願平11-351562
公開番号（公開出願番号）：特開2001-168108
出願日： 1999年12月10日
公開日（公表日）： 2001年06月22日
要約：

【要約】【課題】 素子分離領域を形成する際に素子領域周辺に設けられる溝に露出するコレクタ層を保護する構造の半導体装置及び化合物半導体基板上に形成される素子領域中の半導体素子を分離する素子分離領域を形成するためのエッチングを正確に制御する方法を提供する。【解決手段】 化合物半導体基板10の上にコレクタ11、ベース12、エミッタ13が順次形成されたGaAsHBTにおいて、ベース層下部のコレクタ層内にエッチングストッパー層112を設ける。これによりベース・コレクタ間の分離エッチングの制御性を飛躍的に向上させる。また、素子分離領域を形成する際に素子領域周辺に設けられる溝に露出するコレクタ層表面を保護するコレクタ中間層112を設けることを特徴とする。この中間層を形成することによって保護絶縁膜17の半導体素子からの剥がれが有効に防止される。

請求項（抜粋）：

化合物半導体基板と、この化合物半導体基板上に形成された第1の化合物半導体層からなる第1のコレクタ層と、この第1のコレクタ層上に形成され前記第1の化合物半導体層と組成の異なる中間層と、この中間層上の所定の領域に形成され第1の化合物半導体層からなる第2のコレクタ層と、この第2のコレクタ層上に形成された第2の化合物半導体層からなるベース層と、このベース層上の所定の領域に形成された第3の化合物半導体層からなるエミッタ層と、前記中間層上、前記ベース層上及び前記エミッタ層上の半導体素子領域を被覆するように表面上に形成された保護絶縁膜とを具備したことを特徴とする半導体装置。

IPC (6件)：

H01L 21/331 ,  H01L 29/73 ,  H01L 21/3065 ,  H01L 21/8222 ,  H01L 27/082 ,  H01L 29/205

FI (4件)：

H01L 29/205 ,  H01L 29/72 ,  H01L 21/302 J ,  H01L 27/08 101 B

Fターム (44件)：

5F003AP02 ,  5F003AP03 ,  5F003BA11 ,  5F003BA25 ,  5F003BA27 ,  5F003BA92 ,  5F003BB04 ,  5F003BC02 ,  5F003BC04 ,  5F003BC05 ,  5F003BC08 ,  5F003BE02 ,  5F003BE04 ,  5F003BF06 ,  5F003BG05 ,  5F003BH18 ,  5F003BM02 ,  5F003BM03 ,  5F003BP32 ,  5F003BP96 ,  5F004AA05 ,  5F004BA04 ,  5F004DA01 ,  5F004DA04 ,  5F004DA05 ,  5F004DA06 ,  5F004DA11 ,  5F004DA13 ,  5F004DA16 ,  5F004DA18 ,  5F004DB20 ,  5F004EA10 ,  5F004EA23 ,  5F004EB04 ,  5F082AA40 ,  5F082BA05 ,  5F082BA23 ,  5F082BA35 ,  5F082BA47 ,  5F082BC01 ,  5F082CA02 ,  5F082CA03 ,  5F082EA18 ,  5F082EA23