特許
J-GLOBAL ID：200903072391202024
多重プロセッサメモリシステム及びメモリ参照競合解決方法
発明者：
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出願人/特許権者：
代理人 (1件)：
湯浅 恭三 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-302105
公開番号（公開出願番号）：特開平6-231088
出願日： 1984年04月24日
公開日（公表日）： 1994年08月19日
要約：
【要約】【目的】 ベクトル多重処理装置において、多重アクセス記憶装置の効率的な制御と優先順位に関する競合を解決する装置及び方法を提供する。【構成】 複数のメモリ参照ポートを介して中央記憶装置に接続された一対の処理装置を設ける。該処理装置は内部処理動作の速度で直接アドレス可能な共有レジスタにも接続されている。該共有レジスタはスカラ及びアドレス情報を記憶するレジスタと共有レジスタを介する情報の転送を組立てるために用いられるアドレス情報を記憶するレジスタとを含む。前記記憶装置は該記憶装置を参照する時の優先順位に関する競合を検出して解決するための回路を含む。各CPUは各々異なる形式の記憶装置参照を扱う複数のポートを介して中央記憶装置に接続されている。
請求項（抜粋）：
それぞれ複数のアクセス経路を介してアクセス可能な複数のセクションに構成される複数の独立にアドレス可能なメモリバンクからなる中央記憶装置と、それぞれ前記中央記憶装置の任意のセクションを参照するメモリ参照を発生する複数のポートを含む複数の処理装置と、前記中央記憶装置アクセス経路を介して前記中央記憶装置セクションの各々に前記ポートの各々をインターフェースする競合解決手段と、を有し、該競合解決手段は、前記ポートから参照を受取って前記アクセス経路に沿って前記参照の行列を制御し、前記メモリセクションの数に対応する数の複数の競合解決回路からなり、該回路はそれぞれ、任意の前記ポートから、その対応するセクションへの参照を受取って選択的に前記対応するセクションへのアクセス経路へ伝達し、該回路のそれぞれが、参照されるべき前記メモリバンクの準備をチェックし、ビジー状態のバンクへの参照を、そのバンクが参照準備完了するまで保持する手段と、同一のバンクへの1つ以上の参照が同時に保留状態であることを検出し、該保留状態の参照の1つを除いて全てを保持する手段と、前記ポート及び前記競合解決回路の他のものと通信して、前記メモリを参照している前記ポートのうちの1つからの前記参照が保持されている時、該ポートがさらに参照を発生するのを延期させ、前記参照中のポートによって発生された前記保持された参照に続いて発行された前記参照中のポートからの続きの参照を受取っている前記競合解決回路の他のものに前記続きの参照を、前記参照中のポートから発生された以前の参照の全てが処理されるまで保持させて、メモリへの参照の順番がその発生の順番を維持するようにする手段と、を含むことを特徴とする多重プロセッサメモリシステム。
IPC (3件)：
G06F 15/16 350
, G06F 15/16 390
, G06F 15/347
