特許

J-GLOBAL ID：200903072393888047

半導体装置の製造方法

発明者： 金高 秀海
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-061444
公開番号（公開出願番号）：特開2002-261267
出願日： 2001年03月06日
公開日（公表日）： 2002年09月13日
要約：

【要約】【課題】 電極パターンの疎密の程度に関わらず、寸法差や形状差を抑制して微細なゲート電極を備えた半導体装置の製造方法を提供する。【解決手段】 半導体基板1上に絶縁層2を形成する工程と、この絶縁層上に導電層3,4を形成する工程と、この導電層上にシリコン窒化膜5を形成する工程と、このシリコン窒化膜を第1の領域においては第1の距離を隔てて残し、第2の領域においては第1の距離よりも長い第2の距離を隔てて残すように除去する工程と、第2の領域に残されたシリコン窒化膜上にシリコン酸化膜6を形成する工程と、第1の領域においては、残されたシリコン窒化膜をマスクとして導電層をプラズマエッチングにて除去し、第2の領域においては、シリコン酸化膜をマスクとして導電層をプラズマエッチングにて除去する工程とを有する半導体装置の製造方法である。

請求項（抜粋）：

半導体基板上に絶縁層を形成する工程と、この絶縁層上に導電層を形成する工程と、この導電層上にシリコン窒化膜を形成する工程と、このシリコン窒化膜を第1の領域においては第1の距離を隔てて残し、第2の領域においては第1の距離よりも長い第2の距離を隔てて残すように除去する工程と、前記第2の領域に残されたシリコン窒化膜上にシリコン酸化膜を形成する工程と、前記第1の領域においては、残された前記シリコン窒化膜をマスクとして前記導電層をプラズマエッチングにて除去し、前記第2の領域においては、前記シリコン酸化膜をマスクとして前記導電層をプラズマエッチングにて除去する工程とを有することを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L 29/43 ,  H01L 21/28 ,  H01L 21/28 301 ,  H01L 21/3065 ,  H01L 21/3213 ,  H01L 21/3205 ,  H01L 29/78

FI (7件)：

H01L 21/28 F ,  H01L 21/28 301 D ,  H01L 29/62 G ,  H01L 21/302 N ,  H01L 21/88 D ,  H01L 21/88 Q ,  H01L 29/78 301 G

Fターム (53件)：

4M104AA01 ,  4M104BB01 ,  4M104CC05 ,  4M104DD04 ,  4M104DD64 ,  4M104DD65 ,  4M104DD66 ,  4M104DD71 ,  4M104EE05 ,  4M104EE14 ,  4M104EE17 ,  4M104FF13 ,  4M104FF14 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104GG16 ,  4M104HH14 ,  5F004AA01 ,  5F004AA04 ,  5F004DB02 ,  5F004DB17 ,  5F004EA06 ,  5F004EA07 ,  5F004EA13 ,  5F004EB02 ,  5F033HH04 ,  5F033HH19 ,  5F033HH28 ,  5F033MM07 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ16 ,  5F033QQ19 ,  5F033QQ28 ,  5F033QQ58 ,  5F033QQ65 ,  5F033RR04 ,  5F033RR06 ,  5F033TT02 ,  5F033TT08 ,  5F033VV06 ,  5F033VV16 ,  5F033XX03 ,  5F140AA39 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BG08 ,  5F140BG39 ,  5F140BH15