特許

J-GLOBAL ID：200903072406284375

薄膜トランジスタの製造方法

発明者： 定別当 裕康
出願人/特許権者： カシオ計算機株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平6-083757
公開番号（公開出願番号）：特開平7-273346
出願日： 1994年03月31日
公開日（公表日）： 1995年10月20日
要約：

【要約】【目的】 少ない工程で、安定したシリサイド電極を形成できる薄膜トランジスタの製造方法を提供することである。【構成】 基板11、ゲート電極GE、ゲート絶縁層31、シリコン層33を積層する。シリコン層33のチャネル形成予定領域上にチャネルブロッキング層35を形成する。チャネルブロッキング層35をマスクとして、シリコン層33にn型不純物を注入する。不純物が注入されたシリコン層33に表面処理を施した後、クロム層41を形成する。その後、シリコン層33とクロム層41を素子形状にパターニングする。チャネル領域近傍のクロム層41をパターニングし、半導体層33の表面に形成されたシリサイド電極を介してソース電極SEとドレイン電極DEをチャネル領域に接続する。クロム層41のパターンニング後、オーバーコート層を形成する。

請求項（抜粋）：

基板、ゲート電極、ゲート絶縁層、シリコン層を積層する積層工程と、前記シリコン層のチャネル形成領域上にチャネルブロッキング層を形成する工程と、前記チャネルブロッキング層をマスクとして、前記シリコン層に不純物を注入する工程と、前記シリコン層に表面処理を施す表面処理工程と、前記チャネルブロッキング層を残存したまま前記シリコン層上に第1の金属層を形成する工程と、前記シリコン層と前記第1の金属層を素子形状にパターニングする工程と、前記シリコン層表面に生成した金属シリサイドを残存した状態で前記第1の金属層をパターニングし、前記シリサイドを介して前記チャネル領域に接続されたソース電極とドレイン電極を形成する電極形成工程と、前記シリコン層上にオーバーコート層を形成する工程と、を備えることを特徴とする薄膜トランジスタの製造方法。

IPC (5件)：

H01L 29/786 ,  H01L 21/336 ,  H01L 21/265 ,  H01L 21/28 301 ,  H01L 29/40

FI (2件)：

H01L 29/78 311 P ,  H01L 21/265 W