特許
J-GLOBAL ID：200903072420171745
半導体素子及びその製造方法
発明者：
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出願人/特許権者：
代理人 (2件)：
佐野 静夫
, 山田 茂樹
公報種別：公開公報
出願番号（国際出願番号）：特願2004-172291
公開番号（公開出願番号）：特開2005-353804
出願日： 2004年06月10日
公開日（公表日）： 2005年12月22日
要約：
【課題】 本発明は、クラックの発生を防止し、表面平坦性が良好な窒化物半導体成長層を形成し、電流リークパスやダメージの無い半導体素子及びその製造方法を提案することを目的とする。 【解決手段】 本発明は、凹部からなる掘り込み領域を備えた加工基板において、丘の両端部双方にSiO2壁を形成し、丘表面の上面成長部からマイグレーションにより窒化物半導体薄膜の原料となる原子・分子が掘り込み領域内に移動して窒化物半導体薄膜を形成することを抑制することで、表面平坦性が良好な窒化物半導体成長層が形成でき、歩留まり良く半導体素子を製造できる。【選択図】 図1
請求項（抜粋）：
少なくとも表面の一部に窒化物半導体層を備える基板に、少なくとも1つの凹部から成る掘り込み領域と掘り込まれていない領域である丘部とを形成して加工基板を作製する第1ステップを備えた半導体素子の製造方法において、
前記加工基板が備える丘部の両端部双方に凸部からなる流れ込み防止壁を形成する第2ステップと、
前記第2ステップで前記流れ込み防止壁が形成された前記加工基板の掘り込み領域及び前記丘部表面の双方に少なくとも1種類以上の窒化物半導体薄膜からなる窒化物半導体積層部を形成することで、前記丘の両端部に形成された前記流れ込み防止壁上に前記窒化物半導体積層部を積層し、前記丘部表面に積層された前記窒化物半導体積層部の平坦部表面との間に段差が設けられた凸状の流れ込み防止部を形成する第3ステップと、
を備えることを特徴とする半導体素子の製造方法。
IPC (1件)：
FI (1件)：
Fターム (8件)：
5F173AH22
, 5F173AP05
, 5F173AP13
, 5F173AP23
, 5F173AP33
, 5F173AR82
, 5F173AR84
, 5F173AR93
