特許

J-GLOBAL ID：200903072437032030

光通信システム用デュオバイナリ符号化および変調技術

発明者： バジーリ・マスード ,  オスリバン・モーリス・エス ,  タラシュク・テリー・ダブリュ・ビー ,  ソルヘイム・アラン・グレン ,  ロバーツ・キム・バイロン
出願人/特許権者： ノーザン・テレコム・リミテッド
代理人 (1件)： 泉 和人
公報種別：公表公報
出願番号（国際出願番号）：特願平10-541006
公開番号（公開出願番号）：特表平11-512277
出願日： 1998年03月25日
公開日（公表日）： 1999年10月19日
要約：

【要約】バイナリ入力シーケンスx(0,1)を符号化して、デュオバイナリ出力シーケンスy(+1,0,-1)を得る方法を提供する。このデュオバイナリ符号化技術は、対応するビットxkがxk=0のとき、常に出力ビットyk=0を提供する。すなわち、ビットykは、入力ビットxk-1=0がxk=1に変化するときはいつも、論理レベル「+1」と「-1」を選択的に推定する。また、この出力ビットykは、対応するビットxkが論理レベル「1」を維持するときは、常に、論理レベル「+1」または「-1」を維持する。バイナリ入力シーケンスx(0,1)をデュオバイナリ出力シーケンスy(+1,0,-1)に符号化する装置をも提供する。この装置は、Dタイプのフリップ・フロップからなり、バイナリ切換え信号を生成する。第1のAND回路は、入力シーケンスと切換え信号を受信し、第1のバイナリ・シーケンスa(0,1)を供給する。一方、第2のAND回路は、入力シーケンスと切換え信号の補数を受信して、第2のバイナリ・シーケンスb(0,1)を供給する。これら第1および第2のバイナリ・シーケンスが加算器に印加されて、出力シーケンスy(+1,0,-1)が得られる。また、仮想アース・レベルを用いて、マッハ-ツェンダー(M-Z)変調器を差動駆動する方法も提供される。これにより、ファクタ2のピーク-ピークの駆動電圧を減少できる。

請求項（抜粋）：

バイナリ入力シーケンスx(n,d)を符号化してデュオバイナリ出力シーケンスy(+d,n,-d)を得る符号化方法において、 前記バイナリ入力シーケンスx(n,d)の対応ビットxkが第1の論理レベル「n」を有するときに、前記デュオバイナリ出力シーケンスy(+d,n,-d)のビットykに前記第1の論理レベル「n」を与える工程と、 前記入力シーケンスx(n,d)内の連続するビットxk-1,xkが、前記第1の論理レベル「n」から第2の論理レベル「d」への変化を含むときには常に、前記第1の論理レベル「n」より、前記デュオバイナリ出力シーケンスy(+d,n,-d)のビットykを切り換えて、前記第2の「+d」の論理レベルと第3の「-d」の論理レベルの1つを選択的に推定する工程と、 対応するビットxkが、前記第2の論理レベル「d」を維持し、かつ、前記入力シーケンスx(n,d)内の連続するビットxk-1,xkが、前記第2の論理レベル「d」から前記第1の論理レベル「n」への変化を含む場合は常に、ビットykの論理レベルを、前記第2の論理レベル「+d」と前記第3の論理レベル「-d」の1つに維持する工程とを備えることを特徴とする符号化方法。

IPC (8件)：

H03M 5/16 ,  G02F 1/01 ,  H04B 10/00 ,  H04B 10/04 ,  H04B 10/06 ,  H04B 10/142 ,  H04B 10/152 ,  H04L 25/497

FI (5件)：

H03M 5/16 ,  G02F 1/01 B ,  H04L 25/497 ,  H04B 9/00 B ,  H04B 9/00 L

引用特許：

出願人引用 (4件)

• 特開昭59-161958
  
• 特開昭57-140054
  
• 特開平3-075615
  
• LiNbO3 マッハツェンダ干渉型変調器の制御装置
  公報種別：公開公報   出願番号：特願平4-036712   出願人：日本電気株式会社

審査官引用 (2件)

• 特開昭59-161958
  
• 特開昭57-140054