特許

J-GLOBAL ID：200903072479573731

IPテスト回路を備えた半導体集積回路

発明者： 沖高 毅則
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-118603
公開番号（公開出願番号）：特開2000-311931
出願日： 1999年04月26日
公開日（公表日）： 2000年11月07日
要約：

【要約】【課題】 各IP毎にテストデータ制御端子をLSIに設ける必要があるので、LSIへの割付に制限があり、また複数LSIの同時測定に制約があった。【解決手段】 1個のIPテストコントローラ1の制御の基で、テストデータ端子9を介してシリアルにテストプログラムを入力し、パラレル変換してSRAM5内に格納し、CPU4がバス8に直接に接続されたIP6のテストを実行し、テストシーケンサ2が、バス8に直接に接続されていないIP7のテストを実行し、テスト結果をテストデータ端子9を介して外部へ出力する。

請求項（抜粋）：

複数のIPと、前記IPのテストを実行するテストプログラムやテストデータを格納する記憶手段と、前記記憶手段内に格納された前記テストプログラムや前記テストデータを読み出し、前記IPのテストを実行するCPUと、前記IPの中で、バスを介して前記CPUに直接に接続されていないIPのテストを実行するテストシーケンサと、レジスタを有し、前記レジスタ内にモード値が設定されると、前記CPUに対して前記IPのテストのための前記テストプログラムの実行を指示し、また、前記テストシーケンサに対して前記IPのテストの実行を指示する制御手段と、を備えたIPテスト回路を備えた半導体集積回路。

IPC (4件)：

H01L 21/66 ,  G01R 31/28 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 21/66 Z ,  G01R 31/28 V ,  H01L 27/04 T

Fターム (27件)：

2G032AA03 ,  2G032AA07 ,  2G032AA08 ,  2G032AE07 ,  2G032AE11 ,  2G032AG02 ,  2G032AK14 ,  2G032AK15 ,  4M106AA02 ,  4M106AA08 ,  4M106AC09 ,  4M106BA14 ,  4M106CA70 ,  5F038BE05 ,  5F038DF04 ,  5F038DF05 ,  5F038DF11 ,  5F038DT02 ,  5F038DT04 ,  5F038DT05 ,  5F038DT07 ,  5F038DT18 ,  5F038EZ20 ,  9A001BB03 ,  9A001BB05 ,  9A001JJ49 ,  9A001LL05