特許

J-GLOBAL ID：200903072537975896

縮小命令セット・コンピューター・マイクロプロセッサーの構造

発明者： ショー ジョージ ダブリュー ,  マックルッグ マーティン ジー ,  ジェンセン ブラッドリー ディー ,  フィッシュ ラッセル エイチ ザ サード ,  ムーア チャールズ エイチ
出願人/特許権者： パトリオット サイエンティフィック コーポレイション
代理人 (1件)： 中村 稔 (外7名)
公報種別：公表公報
出願番号（国際出願番号）：特願平9-515848
公開番号（公開出願番号）：特表平11-513825
出願日： 1996年10月04日
公開日（公表日）： 1999年11月24日
要約：

【要約】マイクロプロセッサ(100)は100MHzの内部クロック振動数で100ネイティブMIPSピーク性能を実行する。CPU命令セットは、ハードワイヤ接続されており、単一のサイクルでほとんどの命令の実行を許容する。”フロースルー”デザインは前の命令が完了し、これによって性能が増大する前に次の命令を許容する。MPU(108)は16のぐローバルデータレジスタ(104)、インデックスレジスタ(132)、カウンタレジスタ(134)、16ディープアドレス可能レジスタ/リターンスタック(124)、及び18-ディープオペランドスタック(122)を含む52のジェネラルーパーパスレジスタを有する。双方のスタックは、トップエレメントにインデックスレジスタ(128または130)を有し、チップでキャッシュ化されており、必要に応じて、外部メモリに対して自動的にスピルし、あるいはこれからリフィルするようになっている。スタックはデータ移動を最小化するとともに、プロシージャコール、パラメータパッシング、及び可変割り当て中のメモリアクセスを最小化する。さらに、MPUは、モード/モードステータスレジスタ(136)及びI/O用の41個のローカルアドレスレジスタ(102)、コントロール、形態及び、ステータスを備える。CPU(100)は高性能、ゼロオペランド、デュアルスタックアーキテクチュアマイクロプロセシングユニット(MPU)(108)と、データ伝送事象カウント、時間計測、及び他の時間依存型機能を実行するための命令を実行するインプット-アウトプットプロセッサ(IOP)(110)を有する。ゼロオペランド(スタック)アーキテクチュアは、オペランドビットを消滅させる。スタックは、また、レジスタセーブ、及びプロシージャ内の及びプロシージャ間のロードを最小化し、これによって、短縮化された命令群及び迅速化された実行コードを許容する。命令は、デコードし、実行するのが簡単であり、MPU(108)及びIOP(110)が100ネイティブMIPSピーク実行において単一クロックサイクルで命令を発生し、完了することを可能にしている。8-ビットオプコードを使用すると、CPU(100)は命令フェッチあるいはプレフェッチが実行される時間ごとにメモリから4つの命令まで得ることができる。これらの命令は、メモリからこれらを再読み込みすることなしに反復することができる。このことによって直接DRAMに接続されたときキャッシュなしで、高性能を維持することができる。

請求項（抜粋）：

マイクロプロセッシングユニットと、インプット-アウトプットプロセッサ(IOP)、前記中央処理ユニットと前記IOPに接続されるグローバルメモリユニットと、前記中央処理ユニットと前記IOPの前記グローバルメモリユニットへのアクセスを調停する手段とを備えたことを特徴とするマイクロプロセッサシステム。

IPC (2件)：

G06F 9/34 340 ,  G06F 9/30 350

FI (2件)：

G06F 9/34 340 A ,  G06F 9/30 350 G

引用特許：

審査官引用 (1件)

• マルチプロセッサデータ処理システム及びインターフェース装置
  公報種別：公開公報   出願番号：特願平4-175248   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション