特許
J-GLOBAL ID：200903072607457219
半導体メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平5-125709
公開番号（公開出願番号）：特開平6-332797
出願日： 1993年05月27日
公開日（公表日）： 1994年12月02日
要約：
【要約】【目的】 半導体メモリ装置のセルブロックのサイズを可変に設定する。【構成】 半導体メモリ装置が、基本セルブロックから成るセルアレイ1Aと、基本セルブロックのアドレスを一括に指定できるデコーダ回路1Bと、セルブロックの組合せを指定する外部データが書込み可能なプログラム回路1H2と、このプログラム回路1H2の出力に基づいてデコーダ回路1Bが基本セルブロックの組合せアドレスを一括に指定するようにデコーダ回路1Bを制御するデコーダ制御部1H3とを備える。プログラム回路1H2は、不揮発性メモリM1又はヒューズM2によりプログラムを記憶し、その内容は電源が断となったときにも保持される。基本セルブロックが任意のブロックサイズの組合せブロックにブロック化されてアクセスできるので、フラッシュメモリに適用すると、任意のサイズのエリアのデータを一括消去でき、種々の用途に適合すると共に生産効率の向上が可能なフラッシュメモリが得られる。
請求項（抜粋）：
所定数のメモリセルを夫々含む複数の基本セルブロックから構成されるメモリセルアレイと、前記各基本セルブロックのアドレスを指定する出力機能を有するデコーダ回路と、前記基本セルブロックの組合せに関する外部データが書込み可能な不揮発性のデータ書込み部と、前記外部データに従うブロック制御信号を出力する信号出力部とを有するプログラム回路と、前記ブロック制御信号に応答して前記デコーダ回路の出力機能を制御するデコーダ制御部とを備え、前記デコーダ回路の出力機能が、前記外部データに含まれる前記基本セルブロックの組合せに基づいて該組み合わされた基本セルブロックの組合せアドレスを一括に指定するように制御可能であることを特徴とする半導体メモリ装置。
IPC (3件)：
G06F 12/06 515
, G11C 11/401
, G11C 16/06
G11C 11/34 362 H
, G11C 17/00 309 Z
