特許

J-GLOBAL ID：200903072608140537

半導体集積回路装置およびその製造方法

発明者： 朝倉 久雄 ,  浅野 勇 ,  只木 ▲芳▼▲隆▼ ,  川北 惠三 ,  梶谷 一彦 ,  中村 正行 ,  永井 亮
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-173368
公開番号（公開出願番号）：特開平11-026716
出願日： 1997年06月30日
公開日（公表日）： 1999年01月29日
要約：

【要約】【課題】 DRAMを構成するMISトランジスタのゲート絶縁膜においてF-N電流が流れるのを抑制し、かつ、DRAMを構成する所定のMISトランジスタの駆動能力を向上させる。【解決手段】 メモリセル選択用MOS・FETQとこれに直列に接続されたキャパシタCとで構成されるDRAMを半導体基板1上に有し、前記メモリセル選択用MOS・FETQのオフ時におけるワード線に負のバイアス電圧を印加する方式を採用する場合において、メモリセル選択用MOS・FETQを含む相対的に高い駆動電圧を必要とするMOS・FETのゲート絶縁膜5iの厚さを、相対的に高い電流駆動能力が要求されるMOS・FETQn, Qpのゲート絶縁膜8i, 10iの厚さよりも厚くした。

請求項（抜粋）：

メモリセル選択用MISトランジスタとこれに直列に接続された情報蓄積用容量素子とで構成されるDRAMが半導体基板に設けられ、前記メモリセル選択用MISトランジスタのオフ時におけるワード線に負のバイアス電圧を印加する方式を採用する半導体集積回路装置であって、前記半導体基板上のMISトランジスタにおいて、前記メモリセル選択用MISトランジスタを含む相対的に高電圧を必要とするMISトランジスタのゲート絶縁膜の厚さを、相対的に高い電流駆動能力が要求されるMISトランジスタのゲート絶縁膜の厚さよりも厚くしたことを特徴とする半導体集積回路装置。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8234 ,  H01L 27/088

FI (4件)：

H01L 27/10 681 E ,  H01L 27/08 102 B ,  H01L 27/10 621 C ,  H01L 27/10 681 F