特許
J-GLOBAL ID：200903072612242409
データ処理システム及びそのメモリアクセス方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-187271
公開番号（公開出願番号）：特開平8-055097
出願日： 1994年08月09日
公開日（公表日）： 1996年02月27日
要約：
【要約】【目的】CPUの内部メモリを有効に利用することにより、簡単な構成で各CPUが共用ROMをアクセスすることができるマルチCPU方式のデータ処理システムを提供することにある。【構成】フリップフロップ6は、電源投入時であるシステムの起動時に、第2CPU1bを動作停止状態にセットし、第1CPU1aがROM3に対するアクセスを終了した後にその動作停止状態をリセットする。セレクタ回路4は、システムの起動時に第1CPU1aから出力されたアドレスをROM3のアドレスとして選択する。出力切換回路5は、ROM3から出力されたプログラムを第1CPU1aに転送する。第1CPU1aは内部RAM2aにROM3から出力されたプログラムをロードする。一方、フリップフロップ6は第1CPU1aのロード処理が終了すると、第2CPU1bの動作停止状態をリセットする。第2CPU1bはアドレスを出力して、ROM3からプログラムをアクセスする。
請求項（抜粋）：
独立してデータ処理を実行する第1及び第2のデータ処理装置と、前記第1及び第2のデータ処理装置のそれぞれにアクセスされるメモリ手段と、システムの起動時に前記第2のデータ処理装置を動作停止状態にセットし、前記第1のデータ処理装置の制御に応じて前記第2のデータ処理装置の動作停止状態をリセットするリセット制御手段と、前記システムの起動時に、前記メモリ手段に対する前記第1のデータ処理装置のアクセス動作を実行させる第1のアクセス制御手段と、前記リセット制御手段により動作停止状態をリセットされた後に、前記メモリ手段に対する前記第2のデータ処理装置のアクセス動作を実行させる第2のアクセス制御手段とを具備したことを特徴とするデータ処理システム。
IPC (3件)：
G06F 15/177
, G06F 1/24
, G06F 9/445
G06F 15/16 420 S
, G06F 1/00 350 A
, G06F 9/06 420 K
