特許

J-GLOBAL ID：200903072640324895

半導体装置の製造方法

発明者： 佐々木 利一
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平8-176535
公開番号（公開出願番号）：特開平10-022271
出願日： 1996年07月05日
公開日（公表日）： 1998年01月23日
要約：

【要約】【課題】 本発明は、ゲート配線等に用いるポリSi配線の形成方法に関し、ポリSi成長時のパーティクルや酸化膜破損の防止を図る。【解決手段】 半導体基板1上の多結晶シリコン膜3を塩素ガスと酸素ガスの混合ガスでドライエッチングする工程において、多結晶シリコン膜3のドライエッチング中に酸素ガスに対する塩素ガスの流量比率を変化させる。また酸素ガスに対する塩素ガスの流量比率を多結晶シリコン膜3のエッチング完了間際に行なう。

請求項（抜粋）：

多結晶シリコン膜を塩素ガスと酸素ガスの混合ガスでドライエッチングする工程において、該多結晶シリコン膜のドライエッチング中に該酸素ガスに対する該塩素ガスの流量比率を小さく変化させることを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/3065 ,  H01L 21/3213 ,  H01L 29/78

FI (3件)：

H01L 21/302 A ,  H01L 21/88 D ,  H01L 29/78 301 G