特許
J-GLOBAL ID：200903072655743088

位相制御回路及びスイッチングレギュレータ

発明者：
藤山 利也

藤山 利也 について

, 
稲森 正憲

稲森 正憲 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 原 謙三
公報種別：公開公報
出願番号（国際出願番号）：特願2000-294899
公開番号（公開出願番号）：特開2002-112543
出願日： 2000年09月27日
公開日（公表日）： 2002年04月12日
要約：
【要約】【課題】 スイッチングレギュレータに用いたときに、電圧制御を安定化できる位相制御回路およびそれを用いたスイッチングレギュレータを提供する。【解決手段】 クロック信号12に基づいて、互いに逆極性の第1及び第2出力信号を生成するスイッチング回路14を設ける。リセット信号によりリセットされ、制御信号に基づくセット信号により、第1及び第2出力信号に対する位相が制御され、かつ互いに逆極性の第3及び第4出力信号を生成するPWMラッチ回路114を設ける。第1ないし第4出力信号の立ち上がりをディレイさせて第1ないし第4出力信号を出力するための各ディレイ回路17A...をそれぞれ設ける。ディレイされた第1及び第2出力信号のローレベル期間に基づくディレイパルスを生成するディレイクロックパルス幅設定回路120を上記ディレイパルスが上記リセット信号としてPWMラッチ回路114をリセットするように設ける。
請求項（抜粋）：
クロック信号に基づいて、互いに逆極性となるパルス信号である第1出力信号及び第2出力信号を生成する第1ペア出力段が設けられ、リセット信号によりリセットされ、制御信号に基づくセット信号と第1出力信号または第2出力信号とにより、第1出力信号及び第2出力信号に対する位相が制御され、かつ、互いに逆極性となるパルス信号である第3出力信号及び第4出力信号を生成する第2ペア出力段が設けられ、第1ないし第4出力信号の立ち上がりをディレイさせて上記第1ないし第4出力信号を出力するための第一ディレイ手段がそれぞれ設けられ、ディレイされた第1及び第2出力信号のローレベル期間に基づくディレイパルスを生成するディレイパルス手段が上記ディレイパルスを上記リセット信号として第2ペア出力段をリセットするように設けられていることを特徴とする位相制御回路。
IPC (4件)：
H02M 3/28 ,  H02H 7/122 ,  H03K 5/04 ,  H03L 7/00
FI (6件)：
H02M 3/28 Q ,  H02M 3/28 P ,  H02M 3/28 S ,  H02H 7/122 Z ,  H03K 5/04 ,  H03L 7/00 A
Fターム (45件)：
5G053AA09 ,  5G053CA08 ,  5G053EB02 ,  5H730AA20 ,  5H730AS01 ,  5H730BB27 ,  5H730BB57 ,  5H730BB76 ,  5H730DD26 ,  5H730EE03 ,  5H730EE07 ,  5H730FD01 ,  5H730FD41 ,  5H730FF02 ,  5H730FF05 ,  5H730FG05 ,  5H730XC09 ,  5H730XX02 ,  5H730XX03 ,  5H730XX13 ,  5H730XX15 ,  5H730XX16 ,  5H730XX22 ,  5H730XX25 ,  5H730XX33 ,  5H730XX35 ,  5H730XX42 ,  5H730XX47 ,  5J001AA11 ,  5J001BB06 ,  5J001BB11 ,  5J001BB12 ,  5J001DD09 ,  5J106AA03 ,  5J106CC01 ,  5J106CC58 ,  5J106CC59 ,  5J106DD05 ,  5J106DD08 ,  5J106DD17 ,  5J106DD24 ,  5J106DD42 ,  5J106DD43 ,  5J106DD48 ,  5J106KK08
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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