特許
J-GLOBAL ID：200903072659333372
画像処理装置及び画像データメモリ配置方法
発明者：
出願人/特許権者：
代理人 (1件)：
後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-344896
公開番号（公開出願番号）：特開平10-191236
出願日： 1996年12月25日
公開日（公表日）： 1998年07月21日
要約：
【要約】【課題】 マクロブロック単位で画像処理を行う際における転送効率の改善が図られたSDRAMを有する画像処理装置を提供すること。【解決手段】 本発明の画像処理装置は、画像データを一時的に記憶するためのバッファRAM231、SDRAMのアドレスを生成するためのアドレス生成器232、アドレス生成器232のアドレス生成を制御する制御部233を備え、制御部233が、バッファRAM231に記憶された画像データの内、同一のマクロブロックに属すべき各画素データを、同一のバンクにおける同一のロウに記憶させる様に、更に、フレーム画像上の上下左右において隣接するマクロブロック同士が異なるバンクに記憶される様に、アドレス生成器232を制御する。
請求項（抜粋）：
複数のバンクを有する同期型ダイナミックラムを備え、複数の画素データからなる画像データを順次受信し、前記同期型ダイナミックラムに記憶すると共に、所定数の前記画素データからなるマクロブロック単位で前記画像データを符号化・圧縮する画像処理装置において、前記画像データを受けて、一時的に記憶するためのバッファ手段と、該バッファ手段に一時的に記憶された前記画像データを前記同期型ダイナミックラムに格納する際に、前記同期型ダイナミックラムのどこに格納するかを示すアドレスを生成するためのアドレス生成手段と、前記バッファ手段に記憶された前記画像データの内、同一の前記マクロブロックに属すべき前記各画素データを、同一の前記バンクにおける同一のロウに記憶させる様に、前記アドレス生成手段を制御するための制御手段とを備えることを特徴とする画像処理装置。
IPC (3件)：
H04N 5/907
, H04N 5/92
, H04N 7/32
H04N 5/907 B
, H04N 5/92 H
, H04N 7/137 Z
