メモリテスト回路

発明者：
出願人/特許権者：
代理人 (1件)：曾我道照 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-195242
公開番号（公開出願番号）：特開平6-036569
出願日： 1992年07月22日
公開日（公表日）： 1994年02月10日
要約：

【要約】【目的】メモリテスト時に使用する外部端子数を減らし、外部端子からメモリへの配線を減らすことによって集積回路内の配線領域の面積を減らす。【構成】メモリテスト時に書き込みデータを外部端子から直接入力する代わりに、セレクタとラッチ回路で構成される簡単な外部データ入力制御回路5を内蔵し、外部端子2からメモリへ入力するデータを制御する。また、メモリテスト時に読み出しデータEQを外部端子2へ直接出力する代わりに、不一致検出回路8を内蔵し、読み出し時にその番地に書き込んだデータを入力し、両者の不一致を検出させる。【効果】メモリのビット幅が大きくなってもメモリテスト時に書き込みデータ、読み出しデータに使用する外部端子は4つで済み、外部端子からの集積回路内の配線領域の面積が小さくなる。

請求項（抜粋）：

メモリセルをアクセスして書き込み及び読み出しを行うランダムアクセスメモリと、通常動作時に上記ランダムアクセスメモリとの間で信号を入出力する内部論理回路と、通常動作時は上記内部論理回路と上記ランダムアクセスメモリとを接続すると共に、メモリテスト時は外部端子群と上記ランダムアクセスメモリとを接続して、上記ランダムアクセスメモリと上記内部論理回路または外部端子群との間の信号伝達を選択する信号選択回路とを備えたメモリテスト回路において、上記外部端子群と上記信号選択回路との間に、出力側が次段の入力側に接続されるように直列接続されて外部クロック信号の入力に基づき動作し外部入力データ信号をラッチする複数のラッチ回路と、これらラッチ回路の出力を入力とし外部からのデータ選択信号の入力に基づき外部入力データ信号を選択して出力するデータ選択回路とでなる外部データ入力制御回路を備えたことを特徴とするメモリテスト回路。

IPC (2件)：

G11C 11/413 , G11C 29/00 303

引用特許：

審査官引用 (3件)

特開平4-168699
特開昭61-144800
特開平4-113580

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